Christophe Lotz (Aster Technologies) : « les industriels sont parfois naïfs en matière de test de cartes électroniques »

Christophe Lotz : Détrompez-vous ! La situation n'est pas aussi florissante que certains peuvent le dire, en France en tout cas. Les industriels croient détenir la vérité en matière de test des cartes électroniques et cela les conduit à des situations délicates. Ils attendent par exemple d'être dos au mur pour changer leur manière de procéder. Lorsque les tests d'intégration révèlent que la quantité de cartes mauvaises est inacceptable, les industriels s'interrogent sur l'efficacité des tests structurels et sur la meilleure façon de détecter un défaut au meilleur coût. La progression exponentielle de la capacité des composants programmables est aussi une source classique de remise en cause. Les temps requis par cette dernière deviennent en effet trop longs, imposant ainsi une évolution du test boundary scan⁽¹⁾.

Christophe Lotz : Les différents acteurs ont leur part de responsabilité. Dans les années 90, les grands fabricants de testeurs se sont investis dans le développement du standard IEEE 1149.1 avec des sociétés comme Philips, Bull… au sein du consortium Joint Test Action Group (JTAG). Ils ont également mis sur la table des financements pour développer des solutions commerciales, mais ce fut un échec. Le marché s'est massivement orienté vers des solutions plus efficaces architecturées autour d'un simple PC, comme celles d'Asset Intertech, de Corelis, de Goepel Electronic, de JTAG Technologies. Cette situation s'est poursuivie jusqu'en 2005 et l'apparition d'une quantité de sociétés proposant des solutions (bien) plus économiques dont le prix débute entre 1 500 et 2 000 dollars, d'autres proposent des outils avec des fonctionnalités plus haut de gamme. Il faut toutefois mettre au crédit des solutions de test boundary scan économiques de participer activement à la promotion de la technique et à l'éducation des ingénieurs et techniciens. N'importe quel outil peut faire l'affaire tant que les cartes électroniques à tester restent simples, même si les résultats varient d'un outil à l'autre : le taux de couverture est un moyen objectif de comparer la performance de deux outils. Cela se corse avec des cartes complexes : les utilisateurs sont confrontés à des différences sur le taux de couverture, à une nécessité de prendre en compte la vitesse de programmation, de mettre en place une technique d'émulation, etc. Dans certains cas, la technique de test boundary scan permet à elle seule d'accroître le taux de couverture de 85 % à 95 %, d'où l'intérêt du concept de conception pour le test (DFT). Par ailleurs, l'apparition des mémoires dynamiques DDR3 impose une certaine fréquence minimale en deçà de laquelle aucun test statique (à l'instar du boundary scan) n'est possible, la fusion entre le boundary scan et l'émulation est donc inéluctable.

Christophe Lotz : Depuis les années 90, l'IEEE a fait évoluer le JTAG avec la version IEEE 1149.1 et d'autres spécifications pour répondre à des applications spécifiques, comme l'IEEE 1149.4 pour le test des bus analogiques ou l'IEEE 1149.6 pour les lignes de transmission différentielles. L'IEEE travaille actuellement sur le projet IEEE 1149.7 qui va permettre de simplifier le bus boundary scan en le réduisant à 2 broches et rapproche le monde de la mise au point de celui du test. Le boundary scan reste toutefois une technique de test parmi d'autres. Pour chaque application, il faut en premier lieu définir la quantité de défauts acceptables et en conséquence le taux de couverture nécessaire, puis choisir la ou les techniques de test accessibles à l'industriel et possibles à mettre en œuvre. La complémentarité des techniques de test permet de réduire de façon drastique le coût total du test, en améliorant le niveau de qualité du produit fini.