Cadence s'attaque au design des très gros circuits intégrés

Pour la conception de SoC au delà de 100 millions de portes, en technologies 32 et 28 nm, Cadence propose dans son environnement Encounter 9.1 des capacités d'analyse et d'exploration adaptées.

François Gauthier, ElectroniqueS, le 02/2/2010 à 14h00

La version 9.1 de la plateforme de développement et de vérification Encounter 9.1 de Cadence s'enrichit de fonctions et de techniques qui assurent une meilleure productivité aux concepteurs en charge du design de très gros circuits intégrés numériques à plusieurs dizaines de millions de portes et intégrant plusieurs dizaines de blocs d'IP, y compris des cœurs de processeurs.

Pour ce faire, Cadence propose en premier lieu un flot de prototypage hiérarchique avec une technologie de synthèse automatique du floorplan. Réalisé grâce à un modèle d'abstraction des données, cette approche permet d'explorer plusieurs architectures physiques possibles et de trouver, en fonction des contraintes rentrées par l'utilisateur, la combinaison optimale.
En second lieu, Cadence intègre à son environnement un moteur d'extraction des parasites, résistances et capacités, très puissant afin de limiter les temps de calcul, extrêmement longs, sur ces gros design.
Enfin, Cadence propose dans Encounter 9.1 une technologie d'analyse des effets liés à la lithographie afin d'enrichir les analyses de type DFM (Design For Manufacturing), incontournables pour les conceptions en 40, 32 et 28nm.