ISSCC 2010 : Les processeurs x86 se mettent au 32 nm

Intel et AMD présentent des implémentations mono- et multicoeurs de leurs microprocesseurs et les solutions choisies pour en limiter la consommation.

Frédéric Rémond, ElectroniqueS, le 09/2/2010 à 12h25

Intel et AMD ont profité d'ISSCC pour lever le voile sur leurs microprocesseurs x86 fabriqués en technologie Cmos 32 nm.

Intel a ainsi détaillé deux implémentations de son coeur Westmere, un modèle à 6 coeurs pour serveurs et un modèle à 2 coeurs pour PC portables et fixes. La version à 6 coeurs comprend 1,17 milliard de transistors (y compris les 12 Mo de mémoire cache de niveau 3) et occupe sensiblement le même espace qu'un Nehalem à 4 coeurs et 8 Mo de mémoire gravé en 45 nm. La gestion de puissance a été étendue au niveau de cette mémoire cache de niveau 3, dont l'alimentation est susceptible d'être partiellement ou complètement réduite afin d'abaisser les courants de fuite - qui comptent pour un quart de la consommation totale typique du processeur.
En outre, la génération et distribution d'horloge a été raffinée pour équilibrer performances et consommation, et l'étage de contrôle de la mémoire DDR3 externe a été adapté à la DDR3-LV (basse tension) pour fonctionner sous 1,5 V ou 1,35 V.

De son côté, AMD a présenté une implémentation en Cmos 32 nm sur SOI du coeur x86-64, qui nécessite plus de 35 millions de transistors (hors mémoire cache). Ici aussi, l'usage de transistors longs a permis de réduire les fuites. Contrairement à Intel, AMD a troqué les traditionnelles cellules à 6 transistors de la mémoire cache de niveau 2 contre des versions à 8 transistors permettant de séparer la lecture et l'écriture (la fréquence maximale annoncée dépassant ici les 3 GHz, il devenait difficile selon AMD de continuer à assurer ces deux opérations en un seul cycle d'horloge avec une cellule 6T classique). 95 signaux clés sont régulièrement échantillonnés afin d'évaluer en permanence la consommation du circuit.