L'américain lance une IP de vérification conforme à la prochaine mouture du bus série.

Doté d'une largeur vectorielle de 512 bits, le dernier DSP Tensilica de l'américain vise les radars et lidars automobiles et les équipements réseaux 5G.

L'américain enregistre une forte progression de son bénéfice annuel, qui atteint désormais 346 M$.

Ces coeurs de traitement du signal numérique visent par exemple les assistants à commande vocale et les systèmes d'infodivertissement automobile.

L'américain a développé un prototype fonctionnel embarquant un bloc de mise en série-parallèle supportant les flux PAM-4 à 112 Gbit/s.

Cadence favorise la mise en relation de ses clients avec un ensemble de fabricants de circuits imprimés partenaires dans le but d’améliorer la fabricabilité des cartes électroniques conçues par les clients en question.

L'américain a réalisé avec TSMC une puce test embarquant une interface Dram DDR5 telle que spécifiée dans la norme préliminaire du Jedec, avec un gain de performances de 37,5 % par rapport à la DDR4 actuelle.

Visant les applications d'imagerie et d'intelligence artificielle, le coeur Tensilica Vision Q6 développe jusqu'à 384 GMAC/s. 

Cadence apporte diverses améliorations à son environnement de conception de circuits, avec à la clé d'importants gains de productivité. 

En collaboration avec Cadence, le centre belge de R&D en microélectronique a fabriqué un processeur 64 bits en géométrie 3 nm, une première dans l'industrie.