Couverture ElectroniqueS n°127

La société française Arteris propose avec sa librairie d'IP Danube et son outil de configuration NoCExplorer la première solution commerciale d'implantation d'un réseau sur une puce, basé sur une architecture de type GALS. Un an après avoir montré les fondements de sa technologie de réseau sur une puce (Electronique n° 146, p. 18), la société française Arteris est rentrée dans le vif du sujet en proposant une offre complète de blocs IP et d'outils de développement pour réaliser ce type de réseau.Rappelons d'abord que le concept de réseau sur une puce est basé sur l'idée de relier entre eux les blocs IP d'un SoC par un véritable réseau en lieu et place d'un bus de données traditionnel. En effet, sur les gros circuits à plusieurs dizaines de millions de portes, dotés de dizaines de blocs IP, il devient très délicat, voire impossible, d'implanter un bus de données pour des raisons de gestion des délais sur l'ensemble du circuit (le timing closure), pour des raisons de place et enfin pour des raisons de performances (un bus synchrone est limité à une bande passante de 250 MHz). Sur ces gros SoC à 40 ou 50 blocs IP, l'idée est de réaliser une partition du circuit en différents clusters, à l'intérieur desquels les communications se font de manière synchrone, alors que les communications entre clusters se font de manière asynchrone. C'est l'approche dite GALS (Globally asynchronous locally synchronous). Ainsi, la vitesse globale du réseau est déconnectée de la vitesse de chaque IP et il n'y a plus de problèmes de synchronisation globale de la communication. Pour le transport des données sur la puce, Arteris tire parti des techniques traditionnelles de gestion d'un réseau informatique classique, en les adaptant aux contraintes d'un circuit. La technologie utilise un protocole à trois couches : une couche transaction, une couche de transport et une couche physique. Les données sont donc transmises sur le réseau sous forme de paquets qui contiennent des données, des interruptions ou des vecteurs de test et peuvent être affectées d'un niveau de priorité de traitement, selon une technologie brevetée. Pour construire ce type de réseau, quel que soit le circuit, Arteris propose une bibliothèque de blocs IP, baptisée Danube. Les NIU, Network interface units, constituent le c&oelig;ur de la solution. Ils assurent le lien entre n'importe quel bloc IP et le réseau sur la puce. Leur rôle est de transformer les traditionnelles transactions de type « load » et « store » en paquets de données pour les envoyer sur le réseau. Les switchs (commutateurs), quant à eux, gèrent les flux de paquets et les dirigent vers leurs destinataires. Ces commutateurs, caractérisés jusqu'à des configurations de type 8 x 8, peuvent être liés ente eux via un lien synchrone ou asynchrone. Ils gèrent des débits de 6 Gbits/s par lien et fonctionnent jusqu'à une fréquence de 750 MHz. Enfin, les liens GALS gèrent un lien asynchrone sur de longues distances entre deux clusters éloignés. En complément, des contrôleurs mémoire Sram Dram de chez Denali sont proposés par la société, ainsi que deux outils dédiés à l'administration du réseau : un système d'analyse logique embarquée pour le débogage du logiciel (Packet Spy) et un bus de service sur 3 ou 4 fils (Bus Service) pour la configuration et la gestion des erreurs du réseau.Pour configurer des blocs IP suivant ses contraintes et générer les fichiers adaptés à son flot de conception, Arteris propose son outil NoCCompiler. Celui-ci encapsule les paramètres physiques des blocs IP et génère différents fichiers, à partir d'une source unique, selon les besoins : RTL synthétisable en VHDL ou Verilog, modèles en SystemC, scripts de synthèse et documentation sur la configuration des IP.Enfin, l'outil NoCExplorer, que l'on peut utiliser en amont, autorise la modélisation des flux entre IP sur un circuit (débits, la tence…), la simulation de ces flux (calculs de bande passante) et l'exploration de différentes topologies de réseau possibles.La solution qui a été validée sur un circuit en 9 nm de 100 mm2 (chez le fondeur TMSC) est d'ores et déjà disponible chez Arteris pour un prix de licence simple par projet compris entre 350 et 500 k$.Le PowerQuicc III embarque sur une mezzanineLe processeur de communication PowerQuicc III de Freescale est intégré pour la première fois sur un module mezzanine. Il s'agit de la carte EM03A au format ESM (Embedded system module) de Men Mikro Elektronik. Doté d'une consommation réduite, inférieure à 8 W, ce processeur de dernière génération cadencé à 800 MHz assure de manière intégrée l'accès à des interfaces Gigabit Ethernet, Fast Ethernet et à deux ports série. Quant à la carte mezzanine, elle intègre un FPGA (Altera 1C12 à 12 000 éléments logiques) ce qui permet de personnaliser l'ensemble selon ses besoins (bus CAN, interfaces USB…).

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