Couverture ElectroniqueS n°127

Grâce à un outil de modélisation de processeurs enfouis et un environnement de programmation graphique pour l'assemblage de blocs IP, CoWare entend améliorer la conception de SoC complexes au niveau système. La modélisation et la conception de processeurs enfouis rencontrent un succès de plus en plus vif chez tous les concepteurs de SoC dédiés au marché des appareils pour le grand public (caméras, magnétoscopes, lecteurs de DVD…). Ces processeurs (qu'il s'agisse d'ASIP, d'ASSP ou de coprocesseurs) ont toujours la même finalité : accélérer une fonction du système qui auparavant était entièrement câblée. L'objectif est de rendre ces accélérateurs matériels programmables (afin, par exemple, de suivre les évolutions des normes de codage dans les domaines audio et vidéo), tout en conservant des performances élevées. Malgré l'intérêt affiché pour ce type de solution, un des freins à leur développement reste la difficulté pour les concepteurs de générer les outils associés à ces unités centrales spécialisées : simulateur de jeux d'instructions, environnement de débogage, etc. C'est à quoi s'attache l'outil LisaTek de CoWare (produit intégré à l'offre de CoWare, suite au rachat de la société éponyme en 2002).La technologie de LisaTek consiste, une fois le processeur modélisé avec le langage spécifique Lisa, à générer automatiquement un simulateur de jeux d'instructions (ISS, Instruction set simulator) ainsi qu'un jeu d'outils logiciels associé : assembleur, éditeur de liens, débogueur et analyseur de profils. La version 2.0 de LisaTek permet désormais, à partir d'un même modèle de processeur, de générer soit un ISS au niveau fonctionnel, c'est-à-dire sans notion de timing, utile car très rapide sur une plate-forme de simulation, soit un ISS précis au niveau du cycle, soit encore directement le code RTL synthétisable du processeur. Côté outil logiciel, grâce à un accord avec la société néerlandaise ACE, un compilateur C est fourni désormais en option. Une extension rendue nécessaire par l'augmentation du nombre de lignes de code, habituellement écrites en assembleur et de plus en plus souvent en C.Outil graphique pour la conception de SoCParallèlement, CoWare a rajouté une nouvelle interface graphique à son outil de conception au niveau système, ConvergenSC, basé sur le langage SystemC (Electronique n° 137, p. 18). D'une part, cette interface graphique permet de réaliser facilement un partitionnement matériel/logiciel au niveau système. En effet, avec la souris de l'ordinateur, par un simple « glisser/déposer » le concepteur place les différents blocs IP de la plate-forme en cours de conception, qu'ils soient écrits en SystemC ou en code RTL, sur le modèle de processeur (le bloc IP devient alors un bloc logiciel), ou bien les connecte sur le modèle du bus (le bloc IP devient alors un bloc matériel). D'autre part, cette interface simplifie grandement des tâches fastidieuses d'assemblage des blocs IP, une fois le partitionnement réalisé, grâce à un outil d'interfaçage automatisé (Interface Synthesis). En effet, cette technologie génère automatiquement des pilotes logiciels de bas niveau qui assurent l'interface entre un bloc logiciel et le modèle de processeur, ou bien l'interface au niveau transaction entre un bloc matériel et le modèle de bus. De plus, l'outil Interface Synthesis génère automatiquement le code RTL des interconnexions avec le bus, à partir du modèle de la plate-forme décrit au niveau transactionnel.L'ensemble, une fois défini, peut ensuite être entièrement simulé au niveau système dans le simulateur SystemC de l'outil, avec un gain de 75 % par rapport à la version antérieure selon la société, puis transformé en code RTL synthétisable.Signalons enfin que CoWare a signé un accord de partenariat dans le domaine très sensible des bus sur une puce avec la société Sonics, spécialisée dans les systèmes d'interconnexion entre IP sur un SoC (avec notamment les technologies Silicon Backplane et MemMax). L'objectif de l'accord est de créer des modèles, écrits en SystemC, des blocs IP de Sonics, puis de les optimiser pour la plate-forme ConvergenSC de CoWare.Premier module PMC basé sur le PowerPC 750GXLa carte mezzanine PMC PowerPMC-275 de Force Computers est la première de ce format à intégrer un ou deux processeurs PowerPC 750GX, cadencés à 1 GHz, dont la particularité est d'être optimisée pour les applications nécessitant une mémoire cache L2 de grande profondeur, jusqu'à 1 Mo. Grâce à la taille de ce cache, la carte est adaptée aux applications des prochaines stations de base en télécommunications, aux contrôles des routeurs haut de gamme ou bien au contrôle des systèmes de stockage iSCI.

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