Les décharges électrostatiques (DES) constituent un problème majeur pour la fiabilité des circuits intégrés (CI) modernes. Garantir l’intégrité de ces circuits en les protégeant de façon adéquate contre les décharges électrostatiques s’avère être un défi majeur pour leurs concepteurs, en raison de facteurs tels que la réduction de la taille des blocs fonctionnels des CI, la diminution de l’épaisseur de l’oxyde de grille, l’augmentation de la résistance de contact et d’interconnexion et l’accroissement de la complexité globale des CI.

Alors que les concepteurs s’efforcent de repousser les limites en matière d’objectifs de PPA (tension, performance et surface), il est devenu plus important d’éviter de surdimensionner les circuits de protection contre les décharges électrostatiques. Les concepteurs doivent déterminer les marges de protection exactes que ces circuits offrent contre les décharges, une tâche qui est souvent prohibitive avec les méthodes traditionnelles de vérification de cette protection. Les nouveaux outils de conception peuvent aider les ingénieurs à calculer ces marges avec une grande précision, ce qui réduit le besoin de surdimensionner les protections. [1, 2]

Les décharges électrostatiques et leur impact sur la vérification des circuits intégrés

Pour atténuer les problèmes causés par les décharges électrostatiques, les concepteurs insèrent dans les circuits intégrés différents dispositifs ou structures de protection. Ces structures dévient le courant élevé généré par une DES afin de l’empêcher d’atteindre les blocs fonctionnels, évitant ainsi d’endommager les CI.

Pour s’assurer que ces structures offrent un chemin de dérivation efficace pour le courant des DES, les fonderies fixent pour ce chemin des limites (budgets) de résistance. Les concepteurs peuvent comparer les valeurs de résistance calculées à l’aide d’un moteur de vérification statique avec les limites fixées par la fonderie. Si la résistance calculée par le moteur pour le chemin respecte la limite ou la spécification fournie par la fonderie, on considère que la conception ou l’IP a réussi le test DES. Dans la plupart des cas, effectuer une vérification statique pour valider la protection contre les DES est une méthode fortement recommandée et fiable. Toutefois, elle présente certaines limites. Par exemple, elle ne tient pas compte du déclenchement exact des circuits de calage DES lorsque ceux-ci sont répartis. Elle peut également ne pas donner des résultats corrects dans certains scénarios, tels que ceux incluant l’activation échelonnée de plusieurs éléments d’un dispositif de protection de grande taille. Il est très risqué de supposer que tous les éléments sont activés.

Pour atténuer la probabilité du risque lié aux DES, les fonderies fixent des limites prudentes pour la résistance maximale autorisée pour les chemins de décharge. Cette technique entraîne généralement un surdimensionnement des structures de protection, et donc une augmentation de la surface de la puce ou une mise en œuvre de la protection au détriment des blocs d’IP fonctionnels. Ce surdimensionnement dégrade également les performances et a un impact négatif sur le rapport signal/bruit (SNR). En plus d’effectuer des vérifications statiques, les concepteurs doivent donc utiliser une solution qui les aide à déterminer avec une grande fiabilité la marge de protection exacte pour leurs circuits intégrés.

L’un des moyens d’améliorer la fiabilité consiste à effectuer des simulations transitoires au niveau des cellules ou des blocs. Pour contourner les problèmes de capacité de leurs outils lorsqu’ils veulent exécuter une simulation transitoire au niveau d’une puce entière, les concepteurs calculent approximativement ou manuellement les parasites aux niveaux supérieurs de la hiérarchie de conception (figure 1). Mais les processus manuels sont intrinsèquement source d’erreurs et il existe toujours un risque d’exclure accidentellement du schéma des blocs d’IP nécessaires. Il faut des semaines de travail et de multiples itérations pour préparer ces simulations et s’assurer que tous les chemins de décharge sont bien pris en compte.

Figure 1. Différentes étapes d’une méthode de vérification manuelle de la protection contre les DES.

Flux de vérification contextuelle de la protection contre les décharges électrostatiques

Pour surmonter les difficultés décrites ci-dessus, les concepteurs peuvent procéder à une vérification de la protection portant sur l’ensemble de la puce et suffisamment fiable pour permettre sa validation, en utilisant une technologie plus récente qui associe la vérification contextuelle de la fiabilité à la simulation SPICE.

Cette simulation SPICE contextuelle exploite les connaissances de l’outil de vérification de la fiabilité en matière de topologies de circuits spécifiques ainsi que les géométries du layout pour ne conserver que la partie de la conception qui est pertinente pour la simulation. Cette partie est alors transformée en une liste d’interconnexions ( netlist ) adaptée à la simulation transitoire des décharges électrostatiques.

Modes d’utilisation de la vérification contextuelle

Les concepteurs peuvent utiliser le flux de vérification de plusieurs manières, en fonction du problème à résoudre.

Le premier mode d’utilisation leur permet de déterminer si les circuits intégrés risquent d’être endommagés par une DES si certains chemins de décharge ne répondent pas aux critères de résistance spécifiés par la fonderie. Il suffit aux concepteurs de configurer et d’exécuter la plate-forme P2P de la fonderie et de demander au logiciel de lancer le flux sur les chemins défaillants. Au terme de l’exécution, le logiciel génère un rapport détaillé signalant tous les circuits qui dépassent la tension limite. Si aucun circuit n’est menacé, les concepteurs peuvent demander une dérogation à la fonderie. Dans le cas contraire, ils doivent corriger le problème.

Le second mode d’utilisation permet aux concepteurs d’évaluer les marges de protection d’une conception. Il leur suffit de spécifier les broches d’E-S de niveau supérieur correspondant aux chemins pour lesquels ils souhaitent effectuer la simulation. Le logiciel procède alors automatiquement à l’identification et à la détection contextuelles des circuits et géométries de layout requis et exécute la simulation SPICE. Au terme de celle-ci, les concepteurs obtiennent un rapport sur les différentes tensions des circuits et la tension limite correspondante, ce qui leur permet de faire des choix plus judicieux en matière de réduction ou d’ajustement des circuits de protection dans les zones ciblées de la puce.

La solution de simulation SPICE contextuelle génère des rapports et des formes d’onde complets et détaillés mettant en évidence les zones problématiques de la puce. Les concepteurs peuvent utiliser les fonctionnalités de débogage sophistiquées de l’interface Calibre RVE pour identifier des problèmes tels que des vias ou des bandes de court-circuit de grille d’alimentation manquants ou inadéquats.

Conclusion

La nouvelle technologie SPICE contextuelle décrite ici combine le logiciel de vérification contextuelle de la fiabilité et les technologies de simulation SPICE afin d’offrir une approche novatrice pour résoudre le problème de la vérification de la protection d’une puce entière contre les DES tout en garantissant l’exactitude de l’analyse des marges de protection. Cette technologie fournit le cadre nécessaire pour aider les utilisateurs à atteindre leurs objectifs de vérification de la protection contre les DES, tout en augmentant leur productivité et en réduisant les délais d’exécution grâce à une simulation ciblée et à des fonctionnalités de débogage de pointe, garantissant ainsi un cycle de vérification plus court et une protection optimale.

Références

• Plate-forme de vérification de la fiabilité Calibre PERC , Siemens Digital Industries Software.
  • Solido Simulation Suite , Siemens Digital Industries Software.
• [3]  Hossam Sarhan, Configurable, easy-to-use packaged reliability checks , Siemens Digital Industries Software, mai 2019.[4] Neel Natekar, Design optimal ESD protection using context-aware SPICE simulation , Siemens Digital Industries Software, août 2024.

Neel Natekar est ingénieur produits senior au sein de la division Design to Silicon de Siemens Digital Industries Software. Il collabore avec la R&D, le personnel de terrain et les clients pour définir et mettre en œuvre de nouveaux outils et fonctionnalités qui améliorent et étendent les flux automatisés de vérification et d’optimisation des conceptions de circuits intégrés. Avant de rejoindre Siemens, Neel a travaillé en tant qu’ingénieur-concepteur chez Qualcomm, où il était spécialisé dans les solutions d’alimentation des processeurs personnalisés. Il est titulaire d’une maîtrise en génie électrique, circuits et microsystèmes de l’université du Michigan et d’un MBA de l’université de Californie, Berkeley.