Habitué des lieux, Renesas Electronics a multiplié les interventions lors de la conférence ISSCC qui se tient à San Francisco.
Le Japonais est notamment revenu sur trois technologies mises en œuvre dans ses processeurs automobiles R-Car X5H. Une architecture propriétaire a tout d’abord permis de rendre les interfaces UCIe entre chiplets compatibles avec le standard ASIL D. La sûreté fonctionnelle est ici assurée par un mécanisme dit RegionID, qui transmet les adresses physiques d’applications concurrentes à travers la liaison UCIe afin de sécuriser le contrôle d’accès aux cœurs et à l’unité de gestion mémoire MMU – tout en maintenant un débit élevé de 51,2Gbit/s.
Autre avancée : l’ajout de générateurs d’horloge secondaires dans les blocs d’accélération IA dans le but de réduire la latence au sein de ces moteurs de plus en plus étendus. La complexité induite par cette architecture de synchronisation élargie est contrebalancée par des modules de test chargés à la fois de minimiser les défauts d’horloge et d’assurer une synchronisation globale à travers la puce.
Enfin, Renesas a amélioré la gestion d’alimentation en mettant en place plus de 90 domaines de puissance sur le R-Car X5H afin de gérer les différentes fonctions nécessitant pour certaines quelques milliwatts, et pour d’autres plusieurs dizaines de watts. Un réseau de commutateurs de puissance réduit également les chutes de tension en cas d’appel de courant élevé.
