Cadence Design Systems, l’un des ténors de la conception électronique, annonce le développement d’une infrastructure de conception de circuits intégrés 3D. Ce développement est le fruit d’un partenariat technologique avec TSMC. Cadence Design Systems, l’un des ténors de la conception électronique, annonce le développement d’une infrastructure de conception de circuits intégrés 3D, un développement issu d’un partenariat technologique avec TSMC.

“Les circuits intégrés 3D exigent un co-développement, une analyse et une vérification des puces et des substrats de silicium hétérogènes. Issues de multiples disciplines et domaines de production, les équipes TSMC et Cadence ont travaillé ensemble pour créer et intégrer les caractéristiques permettant la prise en charge de ce nouveau type de conception, avec comme point culminant la sortie de la puce de test du premier Chip-on-Wafer-on-Substrate (CoWoS) hétérogène de TSMC“, précise le communiqué commun aux deux sociétés.

Cette technologie de circuits intégrés 3D de Cadence, d’une part, permet le co-développement de puces multiples entre des environnements numériques, custom et de packaging incorporant des TSV (through-silicon vias) tant sur les puces que sur les substrats de silicium, et, d’autre part, prend en charge l’alignement des micro-bump, le placement, le routage et la conception en vue des tests. Qui plus est, elle inclut les IP de conception de circuits intégrés 3D essentielles. Enfin, des modules de test ont été créés à l’aide du flot Cadence Encounter RTL-to-GDSII, du flot Virtuoso custom/analogique, et des solutions Allegro de Cadence.

La technologie de Cadence permet de concevoir des dispositifs qui seront incorporés dans le procédé CoWoS récemment introduit par TSMC. CoWoS est une technologie 3D qui associe plusieurs puces dans un seul dispositif afin d’en réduire la consommation, d’améliorer ses performances et de réduire son encombrement.