Mathworks annonce HDL Coder, outil qui génère automatiquement du code HDL à partir de Matlab, étendant ainsi cette fonction qui existait déjà pour les utilisateurs de Simulink. Avec HDL Coder annoncé par Mathworks, les utilisateurs de l’environnement Matlab qui travaillent sur des applications sur FPGA ou Asic, pourront désormais générer automatiquement du code VHDL ou Verilog à partir des algorithmes écrits dans Matlab.
Cet outil génère du code synthétisable et portable, à partir des fonctions Matlab et/ou des modèles Simulink, pour lequel cette fonctionnalité existait déjà. Ce faisant, grâce à cette extension, les développeurs pourront identifier le meilleur algorithme pour l’implantation sur une cible matérielle.
La traçabilité entre les modèles Simulink et le code HDL généré, facilitée par l’utilisation de l’outil d’aide et d’assistance à la programmation Workflow Advisor, supporte également le développement d’applications critiques conformes notamment à la norme DO-254 utilisée dans l’avionique.
Parallèlement, Mathworks annonce HDL Verifier, outil qui supporte les modèles de vérification SystemC TLM et la technologie de vérification HIL (Hardware-In-the-Loop) avec le support des cartes à base de FPGA de Xilinx ou Altera. HDL Verifier fournit en particulier les interfaces de co-simulation entre Matlab/Simulink et les simulateurs HDL tels que Incisive de Cadence ou ModelSim et Questa de Mentor Graphics. Grâce à ces fonctionnalités, il est possible de vérifier qu’une implantation HDL correspond bien, d’un point de vue fonctionnel, aux algorithmes écrits sous Matlab et/ou aux spécifications systèmes développées sous Simulink.
