Soitec présente sa feuille de route pour les nouvelles générations de circuits intégrés

Le 17/04/2012 à 18:31 par Didier Girault

Le groupe français propose des wafers en silicium sur isolant (SOI) Fully Depleted (FD) dédiés à la fabrication de circuits intégrés à grandes performances et faible consommation qui succèdent aux circuits en technologie Cmos traditionnelle. La gamme de plaques FD-SOI de Soitec, à caractéristiques de transistors prédéfinies, supporte les transistors à structure planaire et les transistors FinFET.

Soitec, spécialiste du silicium sur isolant et des systèmes solaires à concentration, présente aujourd’hui sa feuille de route (roadmap) pour les wafers SOI-FD (silicium sur isolant Fully Depleted ou «totalement déplété»).

L’utilisation de la technologie Fully Depleted pour la fabrication des circuits intégrés garantit un meilleur contrôle du transistor élémentaire et diminue les courants de fuite de ce dernier – donc les pertes énergétiques.
La technologie FD est d’ores et déjà utilisée pour le nœud technologique 28 nm et elle le sera pour les nœuds ultérieurs (22 nm, 14 nm et 10 nm).
Cette technologie Fully Depleted se décline aujourd’hui en deux modèles: un modèle à base de transistor planaire (utilisé récemment par ST-Ericsson pour la fabrication d’un processeur pour application mobile) et un modèle à base de transistor tridimensionnel (FinFET ou TriGate chez Intel).
Pour ces deux sous-groupes, Soitec propose des wafers FD SOI dont la structure prédétermine les caractéristiques critiques du transistor: les wafers FD-2D pour la réalisation de circuits à transistors à structure planaire, et les FD-3D pour celle des circuits à FinFET. «Quelle que soit l’approche choisie par les industriels et les concepteurs de circuits intégrés, planaire ou FinFET, Soitec propose des solutions performantes et économiques», déclare Paul Boudre, directeur général délégué de Soitec

Dans la pratique, la gamme FD-2D (transistor à structure planaire) permet d’utiliser les mêmes outils de design et de production que ceux utilisés auparavant; elle permet donc une amélioration immédiate des performances des circuits réalisés aujourd’hui en 28 nm.

La gamme FD-3D consiste en plaques sur lesquelles l’épaisseur de la couche de silicium est prédéfinie à la demande du client, de façon à correspondre à la hauteur de transistor FinFET souhaitée.
Cette gamme FD-3D facilite et accélère donc la fabrication des circuits intégrés à transistors FinFET qui deviendront la norme à partir du nœud 20 nm.

Le silicium contraint en 2014

Pour fabriquer les wafers SOI FD-2D, Soitec utilise sa technologie Smart Cut qui permet de déposer une couche de silicium très mince (jusqu’à 5 nm d’épaisseur) et parfaitement plane (3,2 angström de battement maximum pour une plaque de diamètre 300 mm) au-dessus d’une couche d’isolation.
Cette dernière est une couche d’oxyde d’épaisseur 25 nm, elle-même déposée sur la base de silicium (voir schéma).
Au nœud 28 nm, l’approche FD planaire permet de diminuer de 40% la consommation d’énergie des circuits intégrés par rapport à la technologie traditionnelle.

La prédéfinition de l’épaisseur de la couche supérieure de silicium à la hauteur souhaitée du FinFET avec l’utilisation de plaques de SOI FD-3D permet de diminuer le nombre d’étapes de la fabrication des circuits intégrés.

En outre, Soitec étudie en ce moment des plaques de silicium contraint (strained) dont la pré-production est prévue pour 2014. La contrainte induite par l’apport temporaire d’une couche de matériau à structure de maille plus petite que la couche silicium, améliore les performances des transistors (augmentation de la mobilité et diminution des courants de fuite).

A plus longue échéance, Soitec étudie des options technologiques pour les nœuds inférieurs à 14 nm: l’incorporation de matériaux à haute mobilité comme les matériaux III/V et le germanium, ainsi que de nouvelles architectures de transistors comme les «nano-wires». Ces travaux sont menés en coopération avec Sematech, l’Imec et le Leti.

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