Quadruple SerDes à réduction de gigue

Le 12/03/2009 à 7:00 par La rédaction

TLK3134 de Texas Instruments

Ce circuit intègre quatre canaux de mise en série-parallèle avec extraction de signal d’horloge à réduction de gigue.
Débit de données brut : jusqu’à 30 Gbit/s
Boîtier BGA à 289 contacts
Rens. : www.ti.com

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