Couverture ElectroniqueS n°127

Au cours de la conférence IP 08, les analystes de Gartner ont avancé l'idée que la propriété intellectuelle sera la première à bénéficier du redémarrage du marché de la conception, prévu pour le second semestre 2009. En attendant, les innovations, qui sont à mettre à l'actif de jeunes entreprises, ne manquent pas sur ce secteur. Traditionnel rendez-vous hivernal des concepteurs de SoC qui manipulent des blocs de propriété intellectuelle dans leur flot, l'édition 2008 de la manifestation IP Based Electronic System, organisée par la société Design and Reuse, sous la houlette de Gabrielle Saucier, s'est déroulée à Grenoble les 3 et 4 décembre derniers. L'occasion pour chacun de faire le point sur l'évolution des méthodes, sur les nouveautés en termes de blocs IP et sur les tendances du domaine.Cette année, le contexte économique très perturbé, et qui affecte largement le secteur de l'électronique, était de toutes les conversations. Pourtant, malgré les inquiétudes sur l'évolution du marché, Jim Tully, chef de recherche au sein du cabinet d'études Gartner, notait dans son exposé introductif à la manifestation que le marché de la propriété intellectuelle, estimé à 2,073 milliards de dollars en 2008, bénéficie d'une croissance de 7,7 % par rapport à l'année 2007. Certes, on est loin des chiffres pour le moins optimistes annoncés par le même Gartner en 2006, qui prévoyait une progression annuelle des blocs IP de 15 à 20 % jusqu'en 2011. Mais l'évolution constatée pour les IP demeure supérieure à celle de l'électronique en général, cantonnée aux alentours de 5 %. Un écart qui, selon Jim Tully, « devrait se maintenir dans les années qui viennent ».Dans ce tableau général, ce sont les blocs IP processeur et DSP qui se taillent la part du lion avec un chiffre estimé pour 2008 à 634 M$, soit plus de 30 % du marché. En termes de croissance, ce sont les blocs IP analogiques et mixtes qui ont connu la plus forte progression (+ 22 %), alors que ce sont les blocs IP contrôleurs de périphériques qui enregistrent la plus forte baisse (- 16 %).Ces résultats ne doivent pas non plus cacher la réalité du ralentissement brutal du secteur de l'électronique en général. Cependant, cette situation devrait, selon Jim Tully, générer deux phénomènes qui pourraient être bénéfiques au marché des IP. D'une part, il devrait y avoir dans les prochains mois « une accélération dans le mouvement de consolidation entre les acteurs du secteur des IP, qui reste encore trop fragmenté ». En effet, il faut rappeler que plus du tiers du marché est réalisé par une myriade de sociétés qui ne dépassent que rarement le million de dollars de chiffre d'affaires, tandis que dans le même temps Arm détient à lui seul plus de 30 % du domaine.Deuxième facteur favorable au marché des IP, la crise qui, paradoxalement, avec son cortège de plans de licenciements, va mécaniquement provoquer l'externalisation d'un certain nombre de tâches de design jusqu'alors réalisées en interne au sein des entreprises du semiconducteur. Ainsi, toujours selon Jim Tully, « si l'on accepte l'idée que l'économie va redémarrer au cours du second semestre 2009, à ce moment, ce seront les fournisseurs de blocs IP qui très vraisemblablement vont bénéficier du taux de croissance le plus élevé, avec les sociétés de services en conception » (figure).Asynchrone et architecture multiprocesseur en vedetteMalgré ces évolutions macroéconomiques chahutées, des sociétés innovantes continuent de voir le jour sur le secteur des IP. Sur la manifestation, deux d'entre elles retenaient l'attention : la société française Tiempo et l'israélien Plurality. Fondé en juillet 2007 par Serge Maginot et Marc Renaudin (voir « Tribune »dans notre numéro de novembre 2008), la première développe des circuits basés sur les technologies asynchrones et les commercialise sous forme de blocs IP.Après avoir démarré son portefeuille de produits avec des cryptoprocesseurs destinés à gérer des algorithmes de type DES, Tiempo présentait sur la manifestation un microcontrôleur 16 bits, réalisé en technologie Cmos 130 nm. Entièrement conçu en logique asynchrone, c'est-à-dire sans recours à une horloge interne, ce circuit bénéficie d'une consommation très basse, de l'ordre de 40 µA par Mips soit, selon la société, un niveau quatre fois moins élevé qu'un microcontrôleur 16 bits traditionnel développé en logique synchrone. Au-delà, cette approche asynchrone autorise une bascule automatique et instantanée en mode veille, ainsi qu'un redémarrage de l'activité du circuit en quelques nanosecondes, ce qui contribue encore à la réduction de la consommation globale du système. Destiné à équiper des systèmes de réseaux de capteurs, des systèmes de mesure autonome ou bien à être intégré dans des cartes à puces sans contact, ce bloc IP est fourni sous forme de fichier Verilog prêt pour les fonctions de placement-routage, le concept ayant été validé au niveau du silicium (photo).De son côté, la jeune société israélienne Plurality présentait à l'occasion d'IP 08 sa solution d'architecture multic&oelig;ur Hyper-Core, conçue pour faciliter l'exécution d'une programmation massivement parallèle. Fondée en 2004 par Nimrod Bayer et Ran Ginosar, Plurality, qui compte d'ores et déjà une dizaine d'employés, propose une solution d'accélération de calcul, basée sur l'exploitation de 16 à 256 c&oelig;urs de processeurs Risc pour une programmation massivement parallèle. Un des intérêts de ce type d'architecture est que la puissance de calcul délivrée par le système est directement proportionnelle au nombre de c&oelig;urs de processeurs mis en &oelig;uvre.Dans l'approche choisie par Plurality, l'ordonnancement (le scheduling) et la synchronisation des tâches entre processeurs est assurée au niveau matériel, garantissant aux utilisateurs une transparence vis-à-vis des mécanismes complexes de gestion et d'équilibrage de l'activité des c&oelig;urs de processeurs. En fait, dans l'architecture retenue, les c&oelig;urs de calcul Risc partagent l'accès aux mémoires disponibles ainsi qu'au bloc de synchronisation/ordonnancement et ne communiquent pas directement les uns avec les autres.La mise en &oelig;uvre d'un système d'exploitation n'est alors plus nécessaire, et les opérations de commutation de tâches sont réalisées dans des intervalles de temps très courts. Ce qui entraîne, selon Plurality, des performances élevées, de l'ordre 8 Gflops pour un système basé sur 64 c&oelig;urs de processeurs, cadencés à 500 MHz, occupant, sans compter la mémoire, une surface de silicium inférieure à 12 mm2 (soit environ 0,19 mm2 par c&oelig;ur). Avec en parallèle une consommation très basse, de l'ordre de 3 W pour ce même système à 64 c&oelig;urs. La réalisation d'un circuit concret, reprenant les concepts de cette architecture avec 64 c&oelig;urs de calcul, en technologie Cmos 65 nm chez TSMC, est prévue pour cette année. Commercialisée sous forme de blocs IP, cette solution sera proposée comme bloc d'accélération de calcul générique, aux côtés des architectures généralistes les plus populaires (x86, Arm, PowerPC…) dans des applications de type traitement d'images, de radio logicielle, de solutions de jeux, etc.Du côté des standards, l'actualité portait lors de la manifestation, sur le lancement de la première version du langage SystemC AMS, piloté par l'OSCI (Open SystemC initiative) et qui concerne la description à haut niveau de systèmes analogiques et mixtes(*). En effet, si au niveau RTL, les langages VHDL AMS et Verilog AMS bénéficient d'une normalisation pour la description de blocs AMS (Analog mixed signal), ce n'est pas encore le cas pour des niveaux d'abstraction supérieurs. Le LRM (Language reference manual), qui est proposé à la discussion en direction de la communauté des développeurs, a donc trait aux extensions du langage SystemC (normalisé à l'IEEE sous la référence IEEE 1666-2005) destinées à la description des sous-systèmes analogiques et mixtes d'un SoC, au niveau système : construction de spécifications exécutables, mise en &oelig;uvre de prototype virtuel, exploration d'architecture. La sémantique spécifique des extensions du SystemC, ainsi que les classes et les interfaces nécessaires au domaine AMS portent notamment sur les primitives à utiliser concernant notamment le Timed data flow (TDF), utilisé pour décrire les systèmes statiques non linéaires, le Linear signal flow (LSF) et le Linear electrical network (LEN), employés eux pour les systèmes dynamiques linéaires. La feuille de route prévoit la consultation par les développeurs de la version préliminaire du SystemC AMS durant cette année, pour une normalisation au sein de l'OSCI fin 2009.(*) Un article introductif sur le langage SystemC AMS, intitulé « An introduction to modeling embedded analog/mixed-signal systems using SystemC AMS extensions » est d'ores et déjà disponible sur le site www.systemc-ams.org.

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