Les assertions de SystemVerilog allègent la vérification des SoC

Le 01/11/2008 à 0:00 par La rédaction

Les assertions apportent des mécanismes de contrôle de comportements non désirés d’une conception et procurent une meilleure observabilité du code testé. En parallèle, les débogueurs facilitent l’adoption des méthodologies de vérification à base d’assertions, grâce au support des langages d’assertions, au suivi automatique de trace

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