Couverture ElectroniqueS n°127

Cadence aborde le marché des outils au niveau système avec une solution de synthèse du code C au RTL, qui prend en compte le design de blocs IP à dominante « flots de données » et/ou à dominante « contrôle ». Face à l'augmentation de la complexité des SoC intégrant de nombreux blocs IP, l'amélioration de la productivité des concepteurs passe, inéluctablement, par la mise en place de stratégies de description des circuits à un plus haut niveau d'abstraction que le traditionnel RTL. Avec comme corollaire, la mise en &oelig;uvre de techniques de compilation capables de transformer des fichiers écrits en langages C, C++ ou SystemC en un code RTL synthétisable. Ces dernières années des sociétés comme Forte Design et son outil Cynthesizer, Synfora et ses solutions Pico Extreme et Pico Express (Electronique n° 192, p. 12), Mentor Graphics et son logiciel Catapult, le français Esterel Technologies et sa plate-forme Esterel Studio ou, encore plus récemment, les solutions fournies par Altera ou Altium pour l'implantation d'algorithmes de calcul sur FPGA ont ouvert la voie au déploiement de ce type d'approche. Cependant, ces méthodes sont encore loin d'être généralisées au sein des équipes de développement.L'arrivée sur ce marché du numéro un mondial de la CAO, Cadence, avec son outil C-to-Silicon Compiler dédié à la conception de blocs IP pour le monde Asic, devrait cependant contribuer à faire évoluer les choses en apportant une concurrence technologique aux solutions existantes.En effet, la société, qui jusqu'à présent était restée discrète sur le marché des outils au niveau système, estime apporter plusieurs éléments différenciateurs capables selon elle de lever certains obstacles à l'adoption de la synthèse de haut niveau. Pour cela, Cadence propose au sein de C-to-Silicon Compiler un couplage étroit avec les technologies internes de son outil de synthèse RTL Compiler (issu du rachat de la société Get2Chip en 2003). L'idée ici est de fournir des informations précises concernant l'estimation des timings et de la surface de la conception, afin que le code RTL ait la meilleure qualité possible avant les phases d'implantation physique. Selon Cadence, cette approche permet en outre de mieux gérer les problèmes d'optimisation et de parallélisation des logiques de contrôle et de flots de données d'un bloc IP, en prenant par exemple en compte les détails ayant trait aux structures de « fan-in/fan-out » ou encore aux présences/absences de buffer. Une différence notable par rapport aux solutions du marché qui, jusqu'à présent, étaient plutôt orientées « flots de données » (comme les outils Catapult ou Pico Express) ou plutôt orientés logique de « contrôle » (comme l'outil Esterel Studio).Un modèle de haut niveau pour la vérification du logicielParallèlement, la technologie C-to-Silicon Compiler réalise une synthèse de type incrémentale. En d'autres termes, elle offre la possibilité de modifier une partie de la conception sans avoir à recompiler l'ensemble du design. Une caractéristique rendue possible par la mise en &oelig;uvre d'une base de données spécifique, baptisée BST (Behavior-structure-timing database), qui regroupe les données sur toutes les opérations activées lors de transformation du code source de haut niveau jusqu'à son implantation physique : états des outils, données de la conception, décisions d'optimisation, etc.En outre, la solution proposée par Cadence est conçue pour faciliter le passage d'une technologie de process à une autre pour une même conception. Pour ce faire, l'outil sépare strictement et automatiquement les données liées à la fonctionnalité du design (l'algorithme écrit en C/C++ et/ou SystemC) des données de contraintes, qui rassemblent les informations concernant le timing, les microstructures, les guides pour l'implantation physique, etc. De ce fait, le concepteur peut tester, par exemple, l'implantation d'un système de codage de signal vidéo sur différents types de process sans avoir à modifier l'algorithme de calcul de la fonction de traitement du signal.Enfin, C-to-Silicon Compiler génère automatiquement un modèle de haut niveau de la conception, destiné entre autres aux travaux d'écriture et de débogage du logiciel embarqué, très tôt dans le cycle de développement. Ce modèle, baptisé FHM (Fast hardware model), strictement équivalent en termes fonctionnels avec le RTL généré par l'outil, est écrit en SystemC au niveau transactions (TLM, Transaction level modeling) et peut tourner au sein d'un environnement de simulation de 90 à 100 % plus vite qu'un modèle RTL.Développé au sein des laboratoires de recherche de Cadence, en partenariat avec les équipes de conception d'Hitachi et de Renesas pour sa mise an point, C-to-Silicon Compiler peut s'utiliser aussi bien dans l'environnement Encounter de Cadence que s'insérer dans un flot existant.

La synthèse de haut niveau gère les logiques de contrôle et de flots de données

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