Couverture ElectroniqueS n°127

Premiers échantillons de mémoires à changement de phase (PCM) 128 Mbits, prototypes de PCM 256 Mbits à architecture multiniveaux, première flash NAND à 3 bits par cellule… Les mémoires non-volatiles se renouvellent. La conférence internationale sur les circuits intégrés ISSCC est régulièrement l'occasion de faire le point sur ce qui se développe dans les laboratoires en matière de mémoires, notamment non-volatiles. L'édition 2008 qui s'est tenue début février à San Francisco n'a pas failli à la tradition avec quelques nouveautés de taille, tout particulièrement dans le secteur des mémoires à changement de phase (PCM). Des circuits qui, comme les MRam, concourent au titre de mémoires non-volatiles du futur, en lieu et place des mémoires flash, en théorie limitées dans leurs possibilités d'évolution. En théorie, car cela bouge également de ce côté-là ! En témoigne la présentation par Toshiba et SanDisk, lors de la conférence, de la première mémoire flash NAND à cellules multiniveaux (MLC) permettant de stocker, non pas 2 bits, mais 3 bits par cellule mémoire. Cette prouesse pourrait repousser encore un peu plus la limite de ce type de flash. Les deux sociétés s'apprêtent d'ailleurs à lancer la production en volume d'une mémoire flash NAND 16 Gbits en technologie Cmos 56 nm faisant appel à une telle architecture. A la clé : une augmentation potentielle de 20 % du nombre de puces par tranches à technologie donnée, cela sans compromis sur les performances (8 Mo/s en écriture). Toshiba et SanDisk, qui n'entendent toutefois pas mettre tous leurs &oelig;ufs dans le même panier, viennent simultanément de lancer la production en volume et en technologie Cmos 43 nm de mémoires flash NAND 16 Gbits à architecture MLC classique (2 bits par cellule). Ces mémoires seront suivies de modèles 32 Gbits dans la deuxième moitié de l'année 2008. En attendant la commercialisation des premières mémoires à changement de phase à architecture MLC, Intel et STMicroelectronics ont commencé à échantillonner des PCM 128 Mbits plus traditionnelles. Les deux compères les ont même présentées en fonctionnement en remplacement d'une flash NOR classique dans un radiotéléphone à l'occasion du salon de la téléphonie mobile (Mobile World Congress) qui s'est tenu mi-février à Barcelone (voir par exemple notre article page 6). PCM et MLC, le couplé gagnantConnue sous le nom de code d'Alverstone, cette mémoire PCM 128 Mbits est fabriquée en technologie Cmos 90 nm. Sa commercialisation ultérieure, comme celle de toutes les mémoires non-volatiles co-développées par l'Américain et l'Européen, sera de la responsabilité de Numonyx, la société indépendante regroupant les activités flash NOR des deux sociétés. Mais la technologie la plus originale et sans doute la plus prometteuse est l'architecture MLC adaptée aux PCM. L'adoption d'une telle architecture permettrait, en effet, de réduire plus rapidement le coût de production des mémoires PCM, aujourd'hui plus élevé que celui des autres types de mémoires non-volatiles, et, ainsi, de rapprocher dans le temps le moment où le coût par bit des technologies PCM deviendra inférieur à celui des technologies d'aujourd'hui. Les mémoires à changement de phase pourront alors tenir toutes leurs promesses en fournissant la rapidité des Dram et la non-volatilité des mémoires flash. Rappelons que le principe de fonctionnement des PCM repose sur le passage d'un matériau chalcogénure (Ge2Sb2Te5), aussi appelé GST, d'un état amorphe à un état cristallin sous l'influence d'une variation de température. Pour le stockage de plusieurs bits par cellule mémoire, ST et Intel affirment avoir mis au point un nouvel algorithme de programmation permettant de créer deux états stables supplémentaires du matériau, portant donc à quatre le nombre total d'états autorisés : super-amorphe (00), amorphe (01), semi-cristallin (10) et cristallin (11). Côté fabrication, le procédé 90 nm utilisé fait appel à neuf niveaux d'interconnexion en cuivre avec diélectrique intermétallique à très faible k, de manière à améliorer les performances sans augmenter la consommation (aucune donnée chiffrée n'a toutefois été portée à notre connaissance). Les Dram embarquées font des bonds en performancesTSMC a présenté, lors de la conférence ISSCC2008, une macrocellule mémoire Dram de 1 Mbit caractérisée par un temps d'accès aléatoire de 500 MHz. Destinée à être intégrée avec d'autres fonctions dans des circuits complexes, cette Dram est compatible avec les procédés de fabrication Cmos sur substrat massif classique. Jusqu'à présent, une telle rapidité n'avait été atteinte que sur substrat SOI. De son côté, Toshiba a développé une mémoire Dram embarquée de 32 Mbits caractérisée par une fréquence de fonctionnement maximale de 833 MHz. En technologie Cmos 65 nm, cette Dram fonctionnant sous une tension de 1,2 V ne consommerait que 456 mW avec une fréquence de lecture de 500 MHz.

Les mémoires non-volatiles d’un nouveau genre prennent du poil de la bête

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure

Les mémoires non-volatiles d’un nouveau genre prennent du poil de la bête

Dans la même rubrique

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure