Couverture ElectroniqueS n°127

Les circuits haut de gamme en technologie 65 nm d'Altera permettront de gérer le compromis entre performances et consommation, en laissant l'utilisateur contrôler ces paramètres lors de l'analyse des chemins critiques. L'introduction d'une famille de FPGA exploitant une filière silicium à la pointe du moment permet à chaque fois de mesurer les progrès envisageables grâce à la réduction des géométries. Depuis la génération 90 nm, les fournisseurs doivent plus que jamais afficher également leur engagement à réduire la consommation statique. Les réseaux logiques programmables ont toujours eu mauvaise réputation dans ce domaine, dès lors que chaque point de configuration est défini par une cellule Sram. A présent, la dissipation de ces six transistors par point n'est plus la bête noire des concepteurs, puisque les célèbres courants de fuite qui concernent, eux, tous les Mosfet du circuit représentent un véritable obstacle dans la course à l'intégration.Avant de recourir aux choix technologiques employés par les fournisseurs de microprocesseurs (silicium contraint et silicium sur isolant), qui font face à une densité de dissipation thermique encore plus problématique, l'approche fonctionnelle peut encore apporter une certaine tranquillité lors du passage au 65 nm. On notera déjà au titre des améliorations de procédé, exploitées aussi bien par Xilinx que par Altera en 65 nm : le routage cuivre, le diélectrique faible K, le silicium contraint et la technologie à triple oxyde. Cette dernière permet d'optimiser la consommation de chaque transistor lors de la conception du circuit. Avec ses Virtex-5 en 65 nm, Xilinx affichait en juin de notables progrès en termes de sobriété.Altera préfère donner à l'utilisateur des moyens concrets de maîtriser le côté boit-sans-soif du FPGA : sur ses Stratix III en 65 nm, la société permet à l'ingénieur d'optimiser la consommation de son composant en fonction de ses contraintes de performances. On gagnera par la même occasion un degré de liberté supplémentaire lors de la vérification des chemins critiques. En effet, la technique de consommation programmable se base sur cette analyse. L'étude de plusieurs dizaines de conceptions a permis à Altera de vérifier que la pleine performance des blocs logiques n'était requise que pour 5 à 40 % tout au plus de ces derniers. Le fabricant n'a pas cherché à restreindre la performance d'une partie des ressources logiques pour abaisser la consommation. En revanche, la complexité engendrée par l'introduction d'une fonction de programmation de la tension d'alimentation de chaque module logique s'est avérée supportable sur ce type de composant, qui n'adresse pas le marché des applications faible coût. L'utilisateur pourra donc s'assurer que les chemins critiques en termes de performance seront configurés pour donner le meilleur d'eux-mêmes (tension d'alimentation plus élevée) en contrepartie de quelques fuites, alors que le reste de la matrice (la majorité) sera paramétré pour présenter de faibles fuites en courant.Peu de détails ont été donnés sur la nature exacte de la circuiterie de polarisation mise en &oelig;uvre. Notons que chaque module logique est susceptible d'être paramétré individuellement et que, par conséquent, aucune contrainte de placement n'est imposée. Par ailleurs, aucun automate intégré ne semble destiné à gérer ce paramètre de manière dynamique. Cette configuration se fait de manière transparente lors de la planification du design dans l'outil Quartus II v. 6.1, par le biais de l'assistant d'optimisation PowerPlay.Un autre aspect de la technique de consommation programmable porte sur la possibilité offerte à l'utilisateur de sélectionner la tension d'alimentation du c&oelig;ur. La consommation sera minimale pour une tension de 0,9 V alors que, si le budget énergétique le permet, on pourra alimenter la matrice programmable sous 1,1 V afin de bénéficier d'une meilleure performance. Dans ce dernier cas, la consommation dynamique est réduite de 33 % par rapport à un circuit de génération antérieure (*) et de 46 % pour la consommation statique. En 0,9 V, les améliorations sont de 55 % et 60 % respectivement. Ici encore, l'outil Quartus dispose des modèles de timings relatifs à chaque tension d'alimentation. En définitive, le compromis entre performances et consommation se trouve réduit à un compromis entre consommation et contraintes de timing.Une variante enrichie pour le traitement du signalIl sera difficile d'être exhaustif sur l'éventail des fonctionnalités offertes par les circuits Stratix III, notamment dans le support des standards d'entrée-sortie. Parmi les évolutions, on citera une cadence de 1,25 Gbit/s pour les liaisons LVDS qui bénéficieront d'une fonction logicielle de recouvrement d'horloge, en plus de l'alignement de phase déjà proposé par les Stratix II. Côté interfaces mémoire, on relève le support DDR3, DDR2, QDRII+ et RLDram II à 400 MHz. Le support QDRII est assuré jusqu'à 350 MHz. La mémoire embarquée officie, elle, jusqu'à 600 MHz et les blocs DSP à 550 MHz.Les habitués des familles Stratix d'Altera noteront l'absence de blocs mémoire « mégabit » (de 512 ko). La mémoire reste malgré tout présente selon trois variantes : par blocs de 144 ko, par unités de 9 ko et enfin de manière distribuée, par configuration des modules logiques. 640 bits sont ainsi disponibles en associant dix éléments logiques, la moitié des éléments de la puce pouvant être utilisés de cette façon. Cette mémoire MLAB sera privilégiée pour réaliser les registres à décalage, buffers de données Fifo et les lignes à retard pour le filtrage numérique. On retiendra que les ALM (Adaptative logic modules) à huit entrées, configurables en éléments logiques (LE) à table de concordance traditionnels 2 x 4 ou 5 + 3, sont équivalents à ceux introduits avec les Stratix II (Electronique n° 144, p. 18).La gamme Stratix III est déclinée avec une variante enrichie en mémoire et blocs multiplieurs-accumulateurs câblés. Il s'agit des circuits référencés EP3SE dans le tableau. Une famille GX équipée de transceivers haut débit est prévue. Naturellement, on pourra s'attendre à bénéficier du programme d'Asic structuré HardCopy, qui sera proposé par Altera pour réduire les coûts en volume dans le cadre du développement d'un Asic ou ASSP non reconfigurable.Les dix composants annoncés sont et d'ores et déjà supportés par le logiciel de conception qui permettra de démarrer les simulations. En revanche, les premiers échantillons pour le prototypage ne seront disponibles qu'au troisième trimestre 2007. Ces circuits se négocieront à 549 $ pièce pour 1 000 composants EP3SL150.(*) Stratix II - speed grade 5 à 90 nm.

En 65 nm, le FPGA programme sa consommation

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure

En 65 nm, le FPGA programme sa consommation

Dans la même rubrique

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure