Couverture ElectroniqueS n°127

Laissant les ténors du secteur à leur course à la performance et à l'intégration, Lattice révise son architecture de système sur puce programmable en diffusant le concept d'Asic structuré dans un FPGA haute performance en technologie 90 nm. Les circuits les plus performants de Lattice sont issus de l'activité jadis acquise chez Lucent Technologies. On se souvient entre autres des familles ORSO, ORTx2G5 et ORSPI jusqu'ici baptisées FPSC. Ces composants étaient ouvertement dédiés à des applications particulières et proposaient des fonctionnalités de connectivité en dur : SerDes et machines d'états, voire fonction complète SPI 4.2. Il s'agissait de simplifier le travail d'intégration de ces interfaces à une fonction programmable se satisfaisant de 10 à 15 000 éléments logiques à table de concordance (LUT). Pour profiter des gains d'intégration et de performance offerts par le passage au 90 nm tout en maîtrisant l'équation économique, Lattice a affiné ce concept.La plate-forme LatticeSC se présente ainsi comme une famille de FPGA très générique, mais pouvant être rendue spécifique à un segment d'application donné par une simple variante du jeu de masques d'interconnexion. Le circuit FPGA de base reste très bien pourvu pour répondre aux besoins en matière de connectivité et de traitement logique des applications télécoms, et offre jusqu'à 10 fois plus de ressources programmables que les FPSC, soit de 15,2 à 115,2 kLUT.Tout d'abord, les FPGA LatticeSC disposent de huit à trente-deux canaux SerDes fonctionnant de 600 Mbits/s à 3,4 Gbits/s. Sans entrer en compétition avec des débits se frottant aux 6 à 10 Gbits/s proposés par la concurrence, ces blocs de conversion série/parallèle full duplex sont plus nombreux, et ont l'avantage d'être à présent bien maîtrisés par les utilisateurs sur des matériaux PCB classiques. De fait, ils restent très sobres (100 mW par canal à 3,125 Gbits/s) et disposent de la souplesse de configuration attendue, sur le plan analogique (égalisation, préaccentuation, terminaisons sur la puce) et logique (couche de codage physique interne avec support multiprotocole).Mémoire, DLL et PLLOn ne présente plus une famille de FPGA sans préciser les quantités de mémoire embarquée et les facilités de synthèse d'horloges offertes. Pour les premières, cela reste classique avec les plans mémoire de 18 kbits traditionnels des FPGA récents de Lattice. Ces unités baptisées sysMem sont configurables en simple ou double port (vrai ou pseudo), Rom ou Fifo. Ils sont présents en quantités allant de 56 à 424 blocs totalisant jusqu'à 7,8 Mbits, en plus des 240 à 1 840 kbits distribués dans les éléments programmables.Chaque circuit LatticeSC dispose de 8 PLL et 12 DLL, une offre originale dans la mesure où les fournisseurs de FPGA offrent habituellement l'une ou l'autre des deux techniques de gestion des références de temps. Chacune a son propre intérêt, notamment dans sa manière de rejeter ou de poursuivre la gigue. Lattice présente ainsi les PLL comme idéales pour générer des signaux hors de la puce, alors que les DLL seront plus aptes à traiter les signaux entrants. Les PLL embarquées sur les LatticeSC sont utilisables jusqu'à 1 GHz (700 MHz pour les DLL) et sont en outre pourvues d'une fonction d'étalement de spectre paramétrable sur 1,2 ou 3 % aidant à maîtriser le rayonnement des arbres d'horloge.Au niveau des configurations de boîtiers et entrées-sorties détaillées dans le tableau, le fabricant précise que les deux plus petits circuits sont disponibles en boîtiers « wire-bond », pour un coût sensiblement réduit par rapport aux boîtiers à puce retournée des autres composants. Le premier circuit LatticeSC25 sera échantillonné dès ce trimestre et supporté par le logiciel ispLever 5.1 SP2. Il devrait être produit dès le second trimestre. Les autres sont tous prévus pour l'année 2006, y compris les circuits « SC-M » offrant des IP câblées dans les blocs Maco. Le prix du SC25 est annoncé à 49 $ par circuit en boîtier 900 fpBGA, pour 25 000 pièces livrables en 2007. Les circuits SC-M devraient démarrer à 59 $ avec leur IP intégrée générant, outre la valeur ajoutée, une densité virtuellement doublée par rapport à une IP synthétisée de manière traditionnelle dans le FPGA : chaque bloc Maco de 50 kportes accepte une IP équivalente à 5 kLUT.

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