Dans les conceptions nanométriques actuelles, l’augmentation des vitesses d’horloge et l’obligatoire maîtrise de la consommation du circuit font que les prédictions, obtenues sur les délais et la surface d’un circuit après la phase de synthèse logique, sont de moins en moins corrélées avec les résultats issus de la phase de placement-routage. D’où des itérations nombreuses

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