Couverture ElectroniqueS n°127

Le Britannique vise les applications haut de gamme avec l'introduction d'une architecture intégrant jusqu'à 4 c&oelig;urs ARM11, et d'un c&oelig;ur DSP configurable. San Jose (Californie) « Les futures technologies de fabrication Cmos ne jouent pas en notre faveur, lance sans ambages Mike Muller, CTO d'ARM : Les courants de fuite augmentent aussi vite que le prix des masques, sans que les gains en performances ne compensent complètement ces inconvénients. » On le sait depuis plusieurs années : il ne suffira plus de compter sur la réduction des géométries pour augmenter mécaniquement la performance des processeurs. La solution réside plus que jamais dans des architectures innovantes et des avancées logicielles. ARM en est bien conscient, qui a présenté lors de la conférence Embedded Processor Forum la semaine dernière à San Jose, en Californie, deux innovations éclairant les perspectives d'avenir de ses c&oelig;urs de processeurs. Le Britannique lance tout d'abord, sous la bannière MPCore, une architecture multiprocesseur « afin de répondre aux besoins des applications multimédias et réseaux les plus exigeantes », explique Peter Middleton, responsable conception chez ARM basé à Sophia-Antipolis. Le DSP s'adapte à l'algorithme Développé en collaboration avec Nec, le MPCore s'appuie sur l'architecture ARMv6, supporte les extensions SIMD et Java du fabricant, et peut délivrer jusqu'à 2 600 Mips Dhrystone dans une configuration “ maximale ” à 4 c&oelig;urs. A chaque c&oelig;ur, proche dans ses fonctionnalités de l'ARM11, sont associées une mémoire cache de niveau 1 et une unité de calcul en virgule flottante optionnelle délivrant jusqu'à 750 Mflops à 550 MHz. Selon le degré de parallélisme de l'application, ces c&oelig;urs peuvent travailler en parallèle de manière symétrique ou asymétrique, au choix. Ils sont dirigés par une unité de contrôle communiquant avec l'extérieur via un ou deux bus AMBA AXI 64 bits. « Notre objectif était de créer une architecture simple à utiliser, donc chaque c&oelig;ur reste un ensemble cohérent ; nous n'avons pas, par exemple, mutualisé la mémoire cache », précise Peter Middleton. L'accent a également été porté sur la consommation de l'ensemble. La gestion d'alimentation implantée permet ainsi de plonger tel ou tel c&oelig;ur MPCore dans un état de veille parmi plusieurs disponibles (attente d'interruption, veille partielle, arrêt total mais en maintenant la mémoire cache alimentée, etc.). La fréquence de fonctionnement et la tension d'alimentation sont en outre adaptées dynamiquement en fonction de la charge de travail du processeur. Tout cela permet de ne consommer, pour un circuit à 4 c&oelig;urs(*) , que 3,5 mW/MHz, pour une surface de 35,3 mm2 et une puissance de calcul de 2 640 Mips à 550 MHz. Le MPCore est disponible sous licence dès aujourd'hui, les premiers circuits étant attendus pour le printemps 2005. L'autre nouveauté présentée par ARM lors d'Embedded Processor Forum est un c&oelig;ur de DSP VLIW personnalisable baptisé OptimoDE. Premier fruit du rachat en juillet 2003 d'Adelante Technologies, OptimoDE représente également le premier pas effectué par ARM sur la voie de la reconfigurabilité, imitant ainsi ses concurrents Tensilica, ARC et consorts. Utilisant des instructions VLIW de 16 à 256 bits, l'architecture OptimoDE permet en effet à l'utilisateur de choisir les caractéristiques des blocs de calcul (multiplieurs, accumulateurs, UAL, registres, mémoires caches) et du chemin de données (largeur des mots de données et des instructions, entrées/sorties, niveaux d'interconnexion) à partir d'une bibliothèque d'éléments, voire, même, de blocs d'IP existants ou créés pour l'occasion. Cette souplesse permet d'optimiser le c&oelig;ur DSP pour l'application suivant des critères de vitesse d'exécution, de surface de silicium ou encore de consommation. En pratique, un c&oelig;ur OptimoDE de 26 200 portes logiques et consommant seulement 0,0215 mW/MHz (technologie Cmos 0,13 µm de TSMC) peut calculer une FFT complexe 128 points en 226 cycles d'horloge. Autre exemple, plus parlant : en ajoutant un c&oelig;ur OptimoDE de 1 mm2 sur un c&oelig;ur Risc ARM1136JF-S, le même algorithme MPEG-2 peut être effectué à seulement 200 MHz de fréquence d'horloge, au lieu de 650 MHz. ARM vise d'ailleurs directement le traitement vidéo (H.264), mais aussi le cryptage et les télécoms (turbocodes), autant de domaines qui nécessitent actuellement des DSP dédiés ou des circuits spécifiques. Voir notre lexique page 26.(*) 32 Ko de caches instructions et données, 128 interruptions, unité de calcul en virgule flottante non comprise, technologie de fabrication Cmos 0,13 µm 1,2 V de TSMC.La grand-messe des processeurs embarqués Plus de 250 personnes se sont rassemblées à San Jose (Californie) du 17 au 20 mai pour assister à ce qu'il est bien convenu d'appeler la grand-messe des processeurs embarqués. La conférence Embedded Processor Forum a donc profité du retour de la croissance du marché au niveau de son audience, principalement constituée de spécialistes des processeurs embarqués et des logiciels associés au détriment des utilisateurs qui sont, comme on l'imagine, les premiers informés des dernières avancées techniques, bien avant les annonces officielles. La partie conférence, qui, il y a deux ou trois ans, s'étalait sur trois jours pour faire une place aux processeurs réseaux alors promis à un grand avenir, est depuis revenue à son format habituel de deux journées, entourées par deux autres jours de séminaires et agrémentées d'une mini-exposition d'applications et de kits de développement. L'accent a été particulièrement mis cette année sur les c&oelig;urs de processeurs reconfigurables avec, outre le c&oelig;ur Xtensa LX de Tensilica déjà présenté dans nos colonnes (voir notre numéro du 20 mai), ceux de d'ARM (voir notre article ci-contre) et d'ARC Cores ainsi que sur la diminution de la consommation.

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