Couverture ElectroniqueS n°127

Pour Paolo Gargini, président de l'ITRS(1) et directeur de la stratégie technologique chez Intel, l'ère du nanotechnologique a déjà démarré, le silicium restant le matériau central : des motifs de 5 nm apparaissent d'ores et déjà faisables à l'horizon 2020. De nouvelles innovations pourraient même permettre de descendre en dessous de 3 nm. Les technologies de production de semiconducteurs ne cessent de progresser depuis 40 ans en suivant la loi de Moore. Y a-t-il donc, selon vous, des limites physiques susceptibles de stopper cet élan ?Les limites de fonctionnement sont inexorablement liées aux dimensions critiques des transistors. Or la diminution des dimensions du transistor a une influence sur de nombreux facteurs : le courant de fuite entre source et drain, le courant de fuite dans l'oxyde de la grille, la résistance parasite et la capacité de jonction. Le dopage des couches doit par ailleurs augmenter, ce qui réduit la mobilité des charges. Pourtant, au plan de la conception, le transistor idéal est aujourd'hui presque atteint. Ce dernier aurait une structure différente du transistor “ planar ” classique ; il ferait appel à un isolant de grille à fort coefficient diélectrique et à une électrode en métal ; ses source et drain auraient une très faible résistance. Il est clair que nous n'en sommes pas là aujourd'hui mais il y a eu d'énormes progrès de fait. La loi de Moore restera valable encore longtemps. Le passage au 65 nm est pour l'an prochain ; nous travaillons actuellement au n&oelig;ud technologique 45 nm, prévu pour introduction en 2007. Cette date d'introduction comme celles de 2009 et 2011 respectivement pour le 32 nm puis le 22 nm peuvent changer. Mais je suis persuadé que la technologie Cmos restera la technologie de choix pour les semiconducteurs dans un avenir prévisible de 15 à 20 ans. Nous avons déjà démontré que des structures de 10 nm étaient réalisables. Cela ne nous empêchera pas de mettre probablement en &oelig;uvre des techniques autres que le Cmos classique avant la fin de cette décennie. Au-delà de 22 nm, tout reste ouvert à l'innovation.Quelles devraient être les prochaines étapes dans le perfectionnement des technologies de production ?Le passage au silicium étiré permet d'augmenter la mobilité des charges. Il suffit d'un étirement de 10 % à 25 % pour aboutir à une augmentation suffisante du courant entre la source et le drain dans une technologie 90 nm. Cela sans faire appel à des couches sélectives de SiGe, ce qui aurait entraîné des coûts nettement plus élevés. La faisabilité d'une technologie 90 nm avec du silicium étiré en production a été démontrée. Son industrialisation date de la mi-2003. D'autres travaux portent sur la grille du transistor. Augmenter les performances du transistor nécessite de diminuer l'épaisseur de l'oxyde de grille. Avec le dioxyde de silicium classique, nous en sommes aujourd'hui à une épaisseur de 1,2 nm. Logiquement, l'étape suivante consisterait à passer à un diélectrique isolant à fort coefficient diélectrique. En l'associant à une grille en métal à la place du silicium polycristallin, on obtient d'excellentes caractéristiques, à savoir un très faible courant de fuite quand le transistor est OFF et un très fort courant de commande quand le transistor est ON. Il est clair que la structure classique de grille en silicium polycristallin avec l'isolant SiO2 arrive en fin de vie. La combinaison grille métal + diélectrique high-k nous donne de l'air pour une dizaine d'années. La seule question qui se pose encore porte sur la date d'introduction en production. A ce jour, nous visons 2007.Comment pourrait se présenter l'évolution du design du transistor ?Un point important touche la construction même du transistor. Physiquement, il est impossible de réaliser le transistor idéal. Avec son transistor Tri-Gate, Intel néanmoins s'en rapproche. L'étape suivante consiste à passer à un arrangement de nanotubes conducteurs en carbone ou à des nanoconducteurs en silicium. Par rapport au transistor “ planar ” de pointe, les performances sont extrêmement intéressantes : une mobilité des charges accrue d'un facteur 5 à plus de 30, et un courant commandé 3 à 15 fois plus élevé. Le passage aux nanoconducteurs en silicium permettra de continuer à travailler sur la base de la technologie Cmos et d'atteindre peut-être même des structures de 1 nm à 3 nm d'ici 2020. Les nanoconducteurs en silicium peuvent en outre servir pour réaliser à la fois des structures actives et des interconnexions. Enfin, l'utilisation du silicium n'implique pas de nouveaux matériaux ; il n'y aura donc pas de courbe d'apprentissage supplémentaire à ce niveau. Plusieurs fabricants de semiconducteurs ont déjà fait des démonstrations de faisabilité.Mais il y a tout de même des limites quelque part ?La structure Cmos “ planar ” semble présenter une limite vers 7 nm ; mais une structure de 5 nm apparaît encore théoriquement faisable. Un transistor Fet peut être considéré comme composé de deux puits la source et le drain séparés par une barrière, le canal du transistor. Pour pouvoir continuer à diminuer les dimensions, il faut trouver un moyen d'augmenter la résistance de la barrière pour éviter tout transfert indésirable de charges par effet tunnel. Au-delà de 5 nm, soit vers 2013 avec les technologies actuelles, il ne sera plus possible de prédire avec certitude le comportement des charges.Afin d'éviter l'effet tunnel, il faut augmenter l'énergie nécessaire pour faire commuter le transistor. Dans ce cas, on se retrouve toutefois avec un problème de consommation. Problème qui n'est d'ailleurs pas nouveau pour les fabricants de microprocesseurs. Un calcul théorique nous mènerait à quelque 37 W/cm2, en tenant compte de toutes les possibilités actuellement connues de réduction de la consommation comme la gestion de cycle utile et en peaufinant les architectures des circuits intégrés. A l'horizon 2020, c'est donc l'effet thermique qui pourrait limiter l'évolution des semi-conducteurs de structure actuelle, c'est-à-dire des semiconducteurs fonctionnant avec des porteurs de charges.(1) International Technology Roadmap for Semiconductors. Il s'agit d'un groupement subventionné par diverses associations de l'industrie du semiconducteur existant aux Etats-Unis, en Europe, au Japon, en Corée et à Taïwan (SIA, EECA, Jeita, KSIA, TSIA), qui identifie les besoins technologiques des 15 prochaines années.(2) Device Research Conference 2003, Salt Lake City.(3) Conférences IEDM en 2002 et 2003.(4) Les détails techniques ont été présentés aux conférences ISSDM, en septembre 2002, au Japon. Par opposition au transistor “ planar ” essentiellement plat, le transistor Tri-Gate fait appel à une structure tridimensionnelle, la source et le drain formant des sortes de plateaux surélevés avec une grille au niveau du plateau et deux grilles verticales le long des parois. Cette structure triple l'espace disponible pour le flux des signaux électriques par rapport à un transistor “ planar ”.Paolo Gargini est diplômé de l'université de Bologne, en ingénierie électrique en 1970 et en physique en 1975. Après avoir occupé des postes de chercheur au Lamel à Bologne, puis au Stanford Electronics Laboratory et chez Fairchild Camera and Instrument à Palo Alto (Californie), il entre chez Intel en 1978. Il y mène plusieurs études sur les process et leur fiabilité, et développe les technologies de fabrication des microprocesseurs des années 1980. Outre sa responsabilité de directeur de la stratégie technologique, il coordonne les interactions de la division technologie et production d'Intel avec divers organismes externes. Il est en outre président de l'ITRS.

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