Couverture ElectroniqueS n°127

Les concepteurs de circuits intégrant plusieurs millions de portes et cadencés à des fréquences d'horloge en hausse se trouvent confrontés à une famille de nouveaux défis. Ceux-ci sont en rapport avec la consommation, la distribution des signaux d'horloge, les IEM, les limites des outils logiciels… D'où le regain d'intérêt constaté pour la logique asynchrone susceptible d'apporter un remède à de nombreux problèmes. Les systèmes sur une puce (SoC, system on chip) Cmos tendent à gagner en complexité afin de faire cohabiter dans un même circuit davantage de fonctions. Il en résulte un nombre de portes et des temps de développement en hausse. Comme le coût de fabrication d'un jeu de masques croît de façon exponentielle, un circuit spécifique ne peut également se justifier que pour les forts volumes de production. Toute reconception se traduira par un coût additionnel et une attente supplémentaire de deux à six mois avant d'obtenir les premiers échantillons. Une démarche visant à raccourcir les temps de développement consiste à utiliser des blocs IP prêts à l'emploi, développés par des sociétés tierce partie. Cela ajoute un risque lié au fait que le fonctionnement interne du bloc réalisant la fonction souhaitée n'est pas pleinement connu. Dans nombre d'applications mettant en &oelig;uvre des circuits intégrés spécifiques ou non, bien d'autres problèmes viennent se greffer aux précédents. Ainsi dans les applications mobiles, la faible consommation est un impératif. Une puce dense et une fréquence d'horloge importante ne sont pas des facteurs qui vont dans le sens de la meilleure autonomie de batterie possible. De surcroît, la tension d'un accumulateur est dépendante de son état de charge et est sujette à de fortes fluctuations. Or, de nombreux systèmes évolués requièrent une tension d'alimentation précise. Un pourcentage non négligeable de l'énergie disponible est alors dissipé en pure perte dans le régulateur sous forme de chaleur. Si la mise en veille des blocs non présentement utilisés est avantageuse du point de vue de la consommation, cela se fait au prix d'une plus grande sophistication architecturale. Même les fondamentaux d'une conception commencent à poser problème. Les fréquences d'horloge de plus en plus soutenues entraînent un surcroît de courant consommé. La seule parade consiste à évoluer vers un fonctionnement basse tension. Enfin, les pistes chargées de transporter cette horloge rapide sont susceptibles, par effet d'antenne, de créer des problèmes de rayonnements électromagnétiques. Quant aux outils de vérification et de test, ils doivent traiter le circuit dans son intégralité comme une unique unité synchrone, ce qui là aussi exige des outils performants et du temps pour effectuer les tâches de synthèse ou de simulation. Face à tous ces problèmes, le recours à une logique de type asynchrone peut être d'un grand secours. Logique asynchrone ou non ? Ce ne sera sans doute pas la question à poser dans les années à venir. A mesure que les fréquences d'horloge et le nombre de portes sont en augmentation, les concepteurs de produits grand public alimentés sur batterie, et de mobiles en particulier, vont bien devoir trouver des solutions pour limiter la consommation. Nous avons évoqué les solutions en vigueur, chacune avec ses attraits et ses inconvénients, afin de consommer moins (mise en veille des blocs fonctionnels) ou de gagner en temps de développement grâce aux blocs IP. La vraie question est plutôt de savoir combien et quelles fonctions sur la puce sont implantables en asynchrone. Faire évoluer une interface d'un mode de fonctionnement synchrone vers asynchrone permet de découpler les blocs d'un système sur une puce, et donc de les faire travailler en toute indépendance. De ce fait, le débit généré est minimisé ce qui conduit à d'importantes économies de consommation, de temps et de coût. D'ores et déjà des réalisations asynchrones comme le micro-contrôleur de Theseus basé sur la méthodologie NCL, avec les outils de développement et les bibliothèques IP idoines, existent. Enfin, quelques produits asynchrones émanant d'autres sociétés sont actuellement en développement (*). *(ExMark) (*) NDLR : Rappelons notamment les travaux du Tima sur la logique asynchrone, qui ont débouché dès 1999 sur le processeur Risc 16 bits Aspro ( Electronique n° 98, p. 63). Le c&oelig;ur de processeur NCL08GP32 de Theseus Implantation en logique asynchrone NCL Jeu d'instructions compatible avec les familles HC05, HC08 et Star08 de Motorola Consommation inférieure de 40 % vis-à-vis d'une implantation synchrone Pas de délai entre modes STOP et WAIT Gain en bruit d'environ 10 dB Tension d'alimentation comprise entre 1,6 et 3,6 V I - Quelques aspects de la conception asynchrone II - Logiques synchrone ou asynchrone : nombre de transistors requis III - Conception manuelle vs synthèse : nombre de transistors requis Sur le Web… La logique et le processeur NCL www.theseus.com La synthèse www.synopsys.com Le processeur Amulet www.cs.man.ac.uk/amulet/ La logique asynchrone www.cs.man.ac.uk/asynch/ Informations additionnelles www.exemark.com

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