Couverture ElectroniqueS n°127

Dans les réseaux métropolitains et les dorsales de nouvelle génération de réseaux (NGN), l'accroissement du trafic fait que les routeurs devront à l'avenir traiter des paquets dont le débit atteint 40 Gbits/s (OC-768). Cette évolution va nécessiter une conception efficiente de l'interface de ligne du routeur, une partie pour laquelle, selon IDT, les Fifo DDR seront des éléments de choix. La forte demande en composants de hautes performances dans les routeurs est liée au fait que ces derniers requièrent un traitement de paquets large bande. Cela est d'autant plus vrai pour les circuits d'entrée chargés de stocker les paquets qui entrent dans le routeur. Selon la distance entre les n&oelig;uds et le débit de la liaison de données, une certaine quantité des données courantes sont mises dans un tampon de la carte de ligne de réception, et ce tant que la carte d'émission n'a pas reçu un signal stop. En d'autres termes, le circuit doit absorber toutes les données sur la ligne séparant les deux routeurs, et ce jusqu'à reconnaissance dudit signal stop et la fin de la transmission des données par le routeur distant. Cette fonction buffer est habituellement confiée à une mémoire Fifo (First-in first-out ou « premier entré, premier sorti ») apte à gérer le contrôle de flux, à cause des délais engendrés par les mécanismes de « back-pressure » (propagation des informations relatives à la congestion du réseau). Plus la distance de la liaison est grande et le débit élevé, plus la taille de la mémoire d'entrée sera conséquente. Mais si la densité du Fifo est un paramètre clé, sa bande passante l'est tout autant. Pour supporter les liaisons de données à haute vitesse OC-192 ou OC-768, l'étage Fifo d'entrée doit non seulement avoir une certaine profondeur mais également la bande passante adéquate. Par exemple, pour une interface OC-768 et une portée de 100 m sur fibre, la bande passante du Fifo sera d'au moins 40 Gbits/s et sa capacité de 13 Mbits. Historiquement, les mémoires buffer d'entrée étaient basées sur des bus parallèles à débit de données normal. Pour accroître la bande passante, la méthode usuelle a consisté alors à augmenter la fréquence ou la largeur du bus. Malheureusement, une fréquence d'horloge supérieure va généralement de pair avec un bruit et une dissipation de chaleur plus importants. Le défi consiste aussi à concevoir les circuits en technologies sub-microniques à même de supporter ces hautes vitesses. Une alternative à l'augmentation de la fréquence d'horloge est de placer de multiples circuits en parallèle pour étendre la largeur du bus. Ce faisant, plus de données circulent simultanément dans la carte de ligne, ce qui a pour effet d'accroître le débit de la mémoire buffer d'entrée. L'inconvénient de cette topologie est le grand nombre de broches de données pour le circuit spécifique de contrôle, ce qui se traduit par un routage complexe mettant en &oelig;uvre davantage de signaux haute vitesse. Le Fifo DDR : une solution élégante pour le 40 Gbits/s Les Sram QDR et les Fifo DDR sont susceptibles d'entrer dans la composition de l'interface d'entrée d'un routeur haute vitesse. L'interface d'une carte de ligne OC-768 peut être conçue en associant un FPGA pour contrôler le mode opératoire, et une Sram QDR faisant office de Fifo d'entrée. Comme la Sram est un circuit à adressage, elle requiert davantage de broches et une gestion plus poussée. Quant au FPGA, il lui faut un nombre élevé de broches d'E/S. Ainsi pour soutenir un débit de données de 40 Gbits/s, 18 broches sont impératives pour les lignes d'adresse et 252 broches pour les données. D'autres restrictions viennent se greffer au niveau de la conception du FPGA car la Sram QDR nécessite une partie horloge commune sur chaque port. L'approche Sram QDR L'approche Sram QDR met en &oelig;uvre des chemins de données de largeur 126 bits pour atteindre le débit de 40 Gbits/s ainsi qu'un bus d'adresse de 18 bits. Comme le Fifo DDR n'a pas besoin d'un bus d'adresse, il est avantageux dans ce type d'application. Avec deux Fifo DDR en parallèle, il est possible d'obtenir un niveau de performance équivalent à un ensemble formé de quatre Sram DDR et d'un FPGA. Deux Fifo DDR 40 bits assurent une bande passante de 40 Gbits/s, en utilisant seulement 160 broches d'E/S. La conception matérielle est également simplifiée, car les domaines d'horloge sont asynchrones et la difficulté à gérer une partie horloge commune est absente. S'il faut étendre le réseau mémoire, il suffit de mettre en cascade plusieurs Fifo jusqu'à obtenir la capacité mémoire voulue. Cette solution est par ailleurs nettement moins gourmande en broches. L'approche Fifo DDR La bande passante de 40 Gbits/s est ici obtenue avec deux Fifo DDR en parallèle. Une paire de Fifo supplémentaires mise en cascade fournira la densité de mémoire voulue. Les concepteurs de routeurs pour les applications à 40 Gbits/s ont désormais à disposition une solution élégante et efficace pour créer la partie Fifo d'entrée. Elle consiste à utiliser un Fifo DDR 40 bits apte à fournir un débit de données de 20 Gbits/s, afin de satisfaire aux besoins des applications de traitement de paquets les plus exigeantes (entre autres les cartes de ligne OC-768). Ainsi avec ses « TeraSync DDR Fifo », IDT a récemment introduit (Electronique n° 124, p. 28), une famille de mémoires Fifo DDR en boîtier BGA caractérisées par une fréquence d'horloge de 250 MHz et offrant une bande passante jusqu'à 40 Gbits/s. La série est déclinée en différents modèles se différenciant selon leur capacité et la largeur des mots. Avec ces éléments, et bien que de nombreux défis restent à relever pour concevoir les routeurs de prochaine génération, nul doute que la suppression du goulet d'étranglement d'entrée est une étape importante qui permettra d'accélérer la mise sur le marché de cartes OC-768.

Les Fifo DDR vont simplifier la conception des cartes de ligne à 40 Gbits/s

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