Couverture ElectroniqueS n°127

A peine âgé de deux ans, le domaine des processeurs réseaux doit son existence aux exigences accrues des réseaux aussi bien au niveau des bandes passantes que des services. Les solutions Asic devaient passer la main, mais le défi est difficile à relever surtout dans un contexte économique si chahuté. Un processeur réseau ou NPU (network processor unit) doit répondre à deux critères pour être reconnu comme tel. Premièrement, il s'agit d'un composant programmable (de type microprocesseur), deuxièmement son architecture a été optimisée pour le traitement des paquets transitant dans les réseaux de communications. De plus, afin de bien délimiter les produits concernés par ce « Dossier », nous avons suivi la classification adoptée par le Network Processor Forum, le seul comité réunissant la plupart des industriels concernés et donc capable de mettre réellement un peu d'ordre dans ce secteur en pleine effervescence : ainsi, la troisième caractéristique impérative pour être répertorié dans cet article est de supporter un débit de données de 1 Gbit/s ou plus. Il existe beaucoup d'autres composants dans ces réseaux et certains prennent parfois la dénomination de processeur réseau, mais soit ils sont effectivement programmables sans être optimisés pour le traitement des paquets (il s'agit souvent de contrôleurs de communications ou de DSP), soit leurs architectures sont spécifiques de ces tâches et sont configurables et donc non programmables ; dans ce dernier cas, ils seront considérés plutôt comme Asic spécialisés réseaux. Un processeur réseau intervient typiquement dans les systèmes appelés routeurs, entre les lignes physiques de communication et la matrice de commutateurs (switch fabric). Dans ces routeurs, les tâches sont séparées en deux « plans » : le plan contrôle et le plan données (figure 1). Le plan contrôle gère l'information se rapportant au paquet de données (en tant qu'entité), tel que l'origine, la destination, le type, les statistiques… ; des tâches de routage qui ne sont pas trop critiques en temps. Le plan données s'implique dans le traitement des bits internes au paquet et, surtout, l'exécution des tâches doit se faire à la vitesse de transmission. C'est ce que les Anglo-Saxons appellent du « wire speed ». Un composant a le qualificatif de « wire speed » s'il est capable de traiter les données au même débit que celui entrant. Les NPU font donc partie de cette catégorie devant travailler sur les paquets à la vitesse de transmission sur les lignes ; ensuite, suivant les fournisseurs, ils intègrent ou non le CPU de contrôle. La figure 2 liste les fonctions typiques de chacun de ces deux plans. Au niveau plan contrôle, les processeurs Risc traditionnels (souvent de type Mips) dominent. Ils peuvent fournir suffisamment de puissance de calcul et ont la souplesse adéquate pour s'adapter aux changements de protocoles et aux diverses consignes sur la collecte de statistiques. Au niveau du plan données, les Asic ont été un moment la seule solution capable d'offrir les performances en vitesse (wire speed) par l'emploi de fonctions câblées. Depuis deux ans, les processeurs réseaux reprennent ce critère de très haute vitesse avec des ressources de traitement impressionnantes, associées à des facultés de reprogrammation et d'adaptation, pour des temps de développement beaucoup plus rapides. En fait, aujourd'hui, avec les équipementiers réseaux qui rivalisent pour fournir la nouvelle infrastructure télécoms mêlant voix, vidéo et données, les concepteurs sont soumis à une pression (encore jamais vue dans l'industrie) pour offrir vitesse, souplesse et temps minimal d'accès sur le marché. Pour donner une idée de ce que signifie un composant « wire speed », prenons l'exemple d'un débit de ligne de 2,5 Gbits/s (OC-48) : un paquet de taille minimale 40 octets se présente toutes les 160 ns en entrée ; à 10 Gbits/s (OC-192), un nouveau paquet est là toutes les 35 ns ; à 40 Gbits/s (OC-768), ce sera 8 ns. Mise en place d'un processeur réseau (figure 1) Un processeur réseau fait typiquement l'interface entre les lignes et la matrice de commutateurs (switch fabric). Il comprend deux parties intégrées ou non sur la même puce : le plan contrôle en charge des tâches globale sur les paquets ; et le plan données soumis à la forte contrainte du traitement des paquets à la vitesse de transmission sur les lignes (wire speed). Les tâches d'un processeur réseau (figure 2) Contrairement au plan données, le plan contrôle n'est pas soumis à la contrainte du « wire speed ». Les différents traitements à effectuer sur les paquets sont, suivant les fournisseurs, réunis dans un même processeur ou répartis sur différentes puces. Dans le second cas, la partie travaillant à vitesse de transmission sur les lignes est celle qui répond au nom de processeur réseau. Des architectures musclées Dans le domaine des PC, les concepteurs sont satisfaits quand ils réussissent à doubler les performances d'un CPU d'une génération à la suivante. Dans le monde des NPU, l'affaire est plus compliquée puisque, entre deux générations (par exemple d'OC-48 à OC-192), le facteur d'accroissement des performances doit être de quatre. C'est énorme ! C'est pourquoi les concepteurs font appel à des architectures VLIW ou autres micro-architectures innovantes. Aussi différentes soient-elles, ces architectures se basent toutes sur un traitement de type soit pipeliné, soit parallèle. L'approche pipelinée traite un paquet en le faisant défiler dans une succession de processeurs en série, qui effectuent les fonctions nécessaires les unes après les autres. Cette approche a notamment été choisie par Agere, EZchip et Xelerated, et également par Cisco pour son Toaster qui n'est pas commercialisé (Electronique n°109, p. 48). Dans cette architecture, le paquet doit donc traverser en séquence les unités de traitement successives ; s'il reste en attente trop longtemps dans une de ces unités, le pipeline ne pouvant rester bloqué, le paquet est évincé. Une configuration parallèle, choisie entre autres par IBM, Motorola, Vitesse et Intel, repose sur une matrice de processeurs identiques qui se répartissent les paquets afin de les traiter en parallèle. Chaque société a mis au point la micro-architecture de ses processeurs unitaires que nous appellerons ici micromoteurs. Ces traitements parallèles sont, à un degré plus ou moins élevé, associés à la notion de « multithreading ». Cette technique accroît l'efficacité d'un micromoteur en l'autorisant à traiter un autre paquet, quand l'exécution sur le paquet initial est bloquée en attente d'une donnée recherchée en mémoire ou dans une table. L'avantage du multithreading est une meilleure performance de calcul, la pénalité est la présence de registres tampons (donc un peu plus de surface silicium). Quelle que soit l'architecture choisie, cet ensemble de micromoteurs impose pour fonctionner convenablement une importante bande passante mémoire. Par ailleurs, plus les performances demandées sont élevées, plus le nombre de micromoteurs croît. Ainsi pour un NPU supportant 10 Gbits/s, il faudrait au moins 64 micromoteurs fonctionnant à 200 MHz. Pour diminuer cette quantité, la plupart des processeurs réseaux déplacent certaines des tâches de traitement vers des modules fonctionnels câblés. Par exemple, un accélérateur matériel dédié à la classification des paquets fournit les mêmes performances que plusieurs unités d'exécution, tout en consommant moins de surface silicium. La plupart des NPU intègrent au moins deux coprocesseurs câblés. L'idée poussée à l'extrême mène au NPU configurable mais non programmable que nous ne traitons pas dans cet article (ainsi le jeu de circuits configurables TeraPacket développé récemment par Teradiant Networks). Deux exemples pris dans le tableau de l'offre en processeurs réseaux illustrent ce compromis : pour son nP7510 à 10 Gbits/s, AMCC utilise six nPcores à 333 MHz secondés par trois modules fonctionnels câblés. Par contre, Intel n'a pas de fonctions câblées dans son IXP2800, destiné aussi à l'OC-192, mais les 16 micromoteurs de son architecture sont cadencés à 1,4 GHz ; les 22 400 Mips ainsi disponibles sont bien nécessaires, sachant qu'il ne faut pas moins de 700 instructions IXP pour traiter un seul paquet en logiciel. Il est impossible ici de détailler chacune des architectures minutieusement élaborées par les concepteurs de NPU. Cependant, il est important de savoir que toutes sont de véritables joyaux dans leur maîtrise astucieuse de la puissance de calcul, de la surface silicium et de la consommation. Ce constat convient aussi bien aux processeurs réseaux programmables que configurables.

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