Couverture ElectroniqueS n°127

Les mémoires flash et Dram actuelles peinent à suivre les progrès effectués par les processeurs, mais les récents travaux ne manquent pas d'imagination, comme l'a prouvé la dernière édition d'ISSCC. C es temps-ci, les fabri-cants de mémoires engrangent les bénéfices grâce au resserrement du marché des Dram et à l'utilisation croissante des mémoires flash au sein des appareils nomades et des disques durs SSD. Pour autant, ils ne se reposent pas sur leurs lauriers et préparent l'avenir, tant ces mémoires constituent souvent le goulet d'étranglement de la chaîne de traitement du signal numérique. L'un des principaux chantiers entrepris par les fabricants de mémoires consiste à adapter leurs conceptions aux process de fabrication basés sur des transistors tridimensionnels de type FinFET, qui apparaissent aujourd'hui comme la seule manière convaincante et pérenne de passer outre le cap des 20 nm. Pionnier des FinFET, Intel a ainsi développé une mémoire Dram embarquée dans sa technologie Tri-Gate 22nm, mémoire qu'il utilise notamment pour ses processeurs graphiques haut de gamme Iris Pro. « Pour ce type d'application, la Sram n'offre plus la densité et la bande passante nécessaires, et la Dram DDR classique présente une consommation trop élevée dès lors qu'on se situe dans un usage nomade », justifiait Fatih Hamzaoglu d'Intel lors de la récente manifestation ISSCC. L'eDram de l'américain répond à ces demandes : la cellule mémoire ne mesure que 0,029 µm² (trois fois moins que les cellules Sram à 6 transistors 22nm usuelles) soit une densité de 17,5 Mbits/mm², et elle fonctionne jusqu'à une fréquence de 2GHz sous 1,05V et 1 GHz sous 0,7V. dans ses mémoiresvnand, samsung empile des puces flash fabriquées dans des technologies éprouvées, une alternative économique à la miniaturisation. des caches en edram Cette cellule eDram est formée d'un transistor et d'un condensateur de type MIM, intégré en tranchée, d'une valeur moyenne de 14,2 fF par cellule mémoire. Dans une puce de 1 Gbit, ces cellules sont organisées en 128 banques avec un temps de cycle aléatoire RCT de 6 périodes d'horloge : en multipliant les banques tout en minimisant le RCT, Intel assure réduire les conflits d'accès et ainsi optimiser les performances. De même, la fréquence interne est multipliée par deux pour fonctionner en mode DDR, utilisant ainsi les fronts montants et les fronts descendants de chaque cycle, avec des chemins de données découplés entre la lecture et l'écriture. In fine, le fabricant estime que la présence de cette eDram augmente de 75 % les performances de son processeur graphique Iris Pro. Pour concevoir des Sram avec des transistors tridimensionnels, les choses se compliquent un tout petit peu. « La largeur d'un transistor FinFET est assez strictement quantifiée par le nombre “d'ailerons” (fins) choisi, il n'est pas possible de jouer dessus pour optimiser ses performances et diminuer le taux de défauts comme avec une cellule Sram réalisée sur un process Cmos planaire classique », rappelle Taejoong Song de Samsung. Les performances des structures Fin-FET PMos et leur faible body effect limitent également les leviers sur lesquels les concepteurs peuvent jouer pour optimiser les cellules Sram. pas si simple de réaliser des sram FinFET Il s'agit donc de mettre en œuvre de nouvelles techniques, que l'on retrouve dans la Sram 6T 128Mbits réalisée par Samsung en technologie FinFET 14nm, qui consistent à réduire le bruit et à utiliser une tension de bitline négative. La première technique permet notamment de réduire de 40 mV la tension de travail avec des cellules mémoires de 0,08µm² orientées hautes performances, la seconde permettant un gain de 200 mV avec des cellules de 0,064 µm² orientées haute densité. Lorsqu'il s'agit de développer des cellules Sram en technologie Fin-FET, TSMC se heurte au même écueil que Samsung, à savoir le manque de souplesse de la structure tridimensionnelle du transistor. « Pour optimiser la densité mémoire, il est impératif de choisir une structure limitant à un seul aileron le Pmos de tirage ( Pull-Up ou PU), le Nmos de passage ( Pass-Gate ou PG) et le Nmos de coupure (Pull-Down ou PD); or le PU est souvent plus puissant que le PG, ce qui augmente la stabilité en lecture de la cellule Sram mais dégrade significativement la marge de manœuvre en écriture », explique Yen-Huei Chen de TSMC. D'où, comme chez Samsung, le recours à un bitline négatif afin de renforcer le poids de PG. TSMC ajoute en plus l'utilisation d'une tension de cellule réduite, qui limite le poids de PU et aide encore à assurer l'équilibre entre PG et PU. En combinant ces deux techniques, le fondeur a pu abaisser de 300 mV la tension de fonctionnement de son prototype Sram 128Mbits réalisé en FinFET 16 nm, alors que ces deux techniques n'ajoutent au total que 5 % de surface de puce supplémentaire. les mémoires dram ddr4 arrivent à grands pas, y compris dans leurs versions basse consommation dédiées aux smartphones. Pour sa mémoire eDram en process FinFET 22nm, Intel utilise des condensateurs MIM intégrés en tranchée. Du côté des mémoires flash classiques, Micron et SK Hynix ont tous deux profité d'ISSCC 2014 pour exposer les difficultés rencontrées lors du portage de leurs cellules flash Nand en géométrie 16nm. Imposée entre autres par l'essor des disques durs à mémoires flash SSD, cette réduction de taille s'accompagne en effet d'effets indésirables, en particulier en termes d'interférences entre cellules, lesquelles sont devenues tellement proches physiquement que le moindre accès à une ligne ou un bit de données peut créer des erreurs alentour. Micron est toutefois immunisé en partie contre le couplage entre cellules puisque l'américain a opté, depuis sa génération 20nm, pour une architecture dite planaire et non à grille flottante. Ses efforts portent surtout sur la réduction des erreurs de prélecture, la variation de la tension de bitline négative et l'implémentation d'une gestion d'alimentation programmable grâce à laquelle l'utilisateur peut choisir le niveau de courant maximal utilisé durant une opération d'écriture. Résultat : une puce de 128 Gbits de 173,3 mm² présentant un temps de lecture de 45 µs, un temps d'écriture de 1185 µs et des entrées/sorties à 400 millions de transferts par seconde et par broche. Pour sa part, SK Hynix a conservé une architecture de cellule à grille flottante, et doit donc s'affranchir autant que faire se peut du couplage entre wordlines et bitlines . Mais comme pour Micron, cela revient essentiellement à multiplier les astuces pour pouvoir faire varier la distribution de la tension Vt de seuil des cellules mémoires, abaisser la tension de bitline et maîtriser au plus juste le courant de cellule. Au bout du compte, Hynix a pu concevoir une Nand 64 Gbits de 93,4 mm² offrant elle aussi des interfaces à 400 MT/s par contact. Empiler les flash pour augmenter la densité à moindre coût Plus originale encore fut la présentation par Samsung lors d'ISSCC d'une mémoire flash Nand à structure verticale (VNand pour Vertical Nand ), c'est-à-dire à empilement de couches de cellules mémoires en lieu et place des approches planaires classiques qui, on le voit, commencent à se heurter aux limites physiques de la réduction des géométries de gravure (faible nombre d'électrons de stockage, interférences entre cellules, complexité des process qui augmente leur coût et annihile les gains obtenus en densité, etc.). Annoncée l'an passé et déjà commercialisée dans des disques durs SSD, cette puce flash tridimensionnelle de 128 Gbits mesurant 133 mm² seulement est réalisée en technologie 40nm, un process bien plus économique et fiable que les process dernier cri. Ses 24 couches de cellules mémoires empilées présentent selon le sud-coréen une distribution de tension Vt réduite de 33 % et un couplage entre cellule inférieur de 84 % à ceux d'une Nand planaire classique en technologie 1xnm. Samsung envisage d'arriver en 5 générations à une puce de 1Tbit, en restant grosso modo en 40 nm (pour des raisons de coût mais surtout de structure, l'empilement vertical étant plus simple à gérer dans des «grosses»tech-nologies), ce qui implique que le fabricant entend ajouter de nom-breuses couches supplémentaires à l'avenir. A San Francisco, ça bougeait aussi du côté des Ram résistives ou ReRam. Annoncée par ses promoteurs comme le chaînon manquant entre les mémoires non volatiles actuelles (flash en tête), économiques mais aux performances limitées, et les mémoires volatiles de type Ram plus coûteuses mais plus rapides, la technologie ReRam souffre encore de limitations qui l'empêchent de réellement prendre son envol commercial. Son principal problème réside dans sa difficulté à combiner densité et vitesse. Comme le rappelle Richard Fackenthal, spécialiste du sujet chez Micron, « Jusqu'ici, les modèles de moins de 1 Gbit affichent des débits importants (1) ,mais les puces à densité élevée, au-delà de 8 Gbits, s'avèrent “relativement lentes” ». L'américain s'est associé avec Sony pour développer des ReRam conjuguant densité et rapidité, à l'exemple de ce modèle de 16 Gbits présenté à ISSCC. Fabriqué en technologie Cmos 27 nm, il délivre 200 Mo/s en écriture et 1 Go/s en lecture. Un alliage CuTe sert ici de matériau pour les cellules mémoires, organisées de manière à mutualiser certaines électrodes et chemins d'accès pour plusieurs cellules afin d'augmenter la densité. La mémoire ReRam 16 Gbits présentée par Micron et Sony mesure 168mm² et communique via une interface de type LPDDR à 1 Go/s. Reste à connaître la consommation d'une telle puce, sans doute la caractéristique sur laquelle les concepteurs ont dû jouer pour allier vitesse et densité (tout juste sait-on que la programmation des cellules s'effectue sous 6,5 V grâce à une pompe de charge interne). Pour optimiser la densité d'une cellule Sram en technologie FinFET, il est impératif de choisir une structure limitant à un aileron (fin) le Pmos de tirage (Pull-Up ou PU), le Nmos de passage (Pass-Gate ou PG) et le Nmos de coupure (Pull-Down ou PD), ce qui n'est pas sans poser des problèmes de conception. Source : TSMC La ddR4 arrive Plus classique, la DDR4 n'en représente pas moins la nouvelle architecture qui aura la plus grande incidence sur le marché à court terme, tant les Dram classiques sont présentes dans l'industrie de l'informatique mais aussi, de plus en plus, de l'électronique grand public. Samsung a d'ailleurs profité d'ISSCC pour présenter la première Dram DDR4 basse consommation du marché, destinée notamment aux smartphones. Fabriquée en process 25nm à trois niveaux de métallisation, cette LPDDR4 de 8Gbits offre deux fois plus de bande passante que l'actuelle LPDDR3, avec plusieurs améliorations significatives. La LPDDR4 est la première Dram définie en prenant en compte le codage de correction d'erreurs ECC, rendu ici nécessaire par une tension régulée sur la puce à 0,9V, 100mV de moins que la tension DDR4 standard. Or qui dit tension d'alimentation réduite dit consom-mation en baisse, mais aussi augmentation des erreurs en lecture/écriture dues aux marges de tension réduites à la portion congrue. Ici, une commande spécifique permet d'aller chercher les données nécessaires à la correction ECC dans le cas d'une lecture de données masquées, en contrepartie d'une faible latence supplémentaire. D'autre part, la puce est architecturée en deux canaux de lecture 16 bits, au lieu d'un seul canal 32 bits : ceci permet de réduire d'environ 15 % la consommation de courant grâce à des chemins de données et de synchronisation raccourcis. In fine, la mémoire de Samsung offre une bande passante de 3,2 Gbit/s par broche. De son côté, Hynix a levé le voile sur une architecture de Dram empilées, plus précisément sur le montage de quatre puces mémoires de 2Gbits chacune sur une puce de base logique qui rassemble les arrivées des TSV ( Through Silicon Vias ) et constitue ainsi une interface à 1 024 entrées/sorties. Ce circuit logique assure en outre la gestion de couche physique entre les signaux Dram et le contrôleur de mémoire externe et la redistribution des arrivées de courant, et comprend également les condensateurs de découplage. A 1 Gbit/s/broche, cette interface très étendue permet d'obtenir une bande passante de 128Go/s, loin devant ce que peuvent offrir les puces Dram «simples». « Pour répondre aux besoins des systèmes informatiques et réseaux à très large bande passante, mieux vaut empiler des Dram relativement lentes que de recourir à des puces mémoires classiques certes très rapides, mais qui devront être utilisées en meutes et requièrent des blocs de traitement supplémentaires pour gérer les terminaisons, les PLL, la réduction du crosstalk , etc . », estime Dong Uk Lee de SK Hynix. Une autre présentation du fabricant sud-coréen portait sur la GDDR5M, présentée comme le chaînon manquant entre la DDR3, aux performances limitées, et la GDDR5 plus onéreuse et optimisée pour les applications graphiques. La GDDR5M est basée en fait sur une architecture proche de la DDR4, mais dénuée de DLL/PLL, la bonne synchronisation de l'ensemble étant ici assurée par une correction de rapport cyclique sophistiquée (avec en outre un mode d'autosynchronisation hérité des GDDR). Le débit de données par broche atteint 5Gbit/s, à mi-chemin entre les 2 Gbit/s de la DDR3 (pour un surcoût de 5 à 10% seulement) et les 8 Gbit/s de la GDDR5, laquelle consomme cinq fois plus d'énergie en lecture et écriture selon Hynix. En veille, sa GDDR5M de 4 Gbits réalisée en Cmos 29 nm ne consomme que 5,4mW sous 1,35V. Reste à savoir de quoi son avenir sera fait, après le rachat de l'autre promoteur des GDDR5M, Elpida, par Micron, dans une industrie où le succès d'une technologie dépend généralement de sa disponibilité chez au moins deux sources d'approvisionnement. (1) On se souvient par exemple d'une macro ReRam 8 Mbits délivrant 443 Mbit/s en écriture, présentée par Panasonic lors de l'ISSCC 2012.

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