Couverture ElectroniqueS n°127

Comme chaque année, la manifestation ISSCC 2016 a permis de rassembler les concepteurs de composants qui y présentaient les innovations à attendre à court et moyen terme en matière de circuits intégrés. S an Francisco – Les années passant, il est heureux de constater que les salons high-tech spectaculaires, comme le CES, s'avèrent plus complémentaires que concurrents des rassemblements, certes plus austères mais infiniment plus pointus, tels que la manifestation ISSCC qui se déroule chaque début d'année à San Francisco. L'édition 2016 n'a pas échappé à la règle, et s'est même avérée un très bon cru en matières d'annonces et de nouveautés, dont nous ne pourrons présenter ici qu'un florilège et sur lesquelles nous reviendrons de manière thématique ( voir ainsi en page 48 pour les imageurs ). MediaTek a profité de la manifestation ISSCC pour présenter en détail le Helio X20, un processeur pour smartphones embarquant pas moins de dix cœurs répartis en trois groupes (clusters) distincts, une première dans l'industrie selon le taïwanais. Selon les besoins de l'application, le circuit exploitera un groupe de quatre cœurs Cortex-A53 cadencés jusqu'à 1,4 GHz, un deuxième groupe de quatre cœurs similaires, mais capables de monter jusqu'à 2 GHz, ou bien encore une paire de Cortex-A72 tournant jusqu'à 2,5 GHz. Par rapport à une approche à deux clusters qui est celle utilisée actuellement par la plupart des processeurs de téléphones portables, l'ajout d'un troisième groupe de cœurs au rapport puissance/consommation intermédiaire permet selon MediaTek d'augmenter les performances du circuit de 40 % environ. Ce dernier utilise des mécanismes d'adaptation automatique à la charge de travail en jouant à la fois sur la fréquence de la boucle PLL intégrée et sur la tension générée par les convertisseurs DC-DC externes. La consommation de la puce est en outre mieux évaluée grâce à l'ajout de deux nouveaux blocs de surveillance, l'un jaugeant l'activité des signaux d'horloge des registres (corrélée aux pertes en commutation), l'autre mesurant les courants de fuite proportionnels aux pertes statiques. Fabriquée en Cmos 20 nm, la puce comprend également un processeur graphique Mali, un modem LTE et un sous-système gérant les interfaces Wi-Fi, GPS, etc. ISSCC EN BREF > Pour sa soixante-troisième édition, la conférence internationale ISSCC dédiée à la conception en semiconducteurs s'est déroulée du 31 janvier au 4 février à San Francisco. > Deux cents présentations réparties dans vingt-sept domaines différents, allant de l'analogique au numérique en passant par les capteurs, la puissance et les radiofréquences, ont permis de faire le tour des derniers travaux menés par les universitaires (53% des contributions, souvent adossées à un industriel), les fabricants eux-mêmes (39%) et les centres de R&D (8%). > La manifestation est également le lieu de nombreuses présentations tutorielles, tables rondes et démonstrations. Autre processeur alliant basse consommation et performances de pointe : le processeur de traitement vidéo présenté par Renesas et destiné aux systèmes d'infodivertissement automobiles. Ce bloc FinFET 16 nm gère jusqu'à 12 flux Les cellules Sram en FinFET 10nm présentées par Samsung sont 38 % plus petites que l'état de l'art en 14nm. vidéo haute définition, ce qui lui permet de faire face à un scénario où se mêlent la lecture de deux disques Blu-ray, l'affichage sur quatre écrans à l'arrière et l'encodage vidéo des caméras frontales et latérales du véhicule. Sa consommation est inférieure à 200mW pour le décodage de 12 flux H.264 en 1080p. En tout, il comprend 17 processeurs de 6 types différents (encodage, décodage, rendu, affichage…) pouvant chacun ajuster sa fréquence de travail en fonction de la charge, avec un mélange de compression sans perte et avec perte afin de limiter la bande passante de la mémoire (ici de 9,2Go/s, contre 18,6 Go/s sans compression) sans trop alourdir la puce (la compression sans perte nécessitant des circuits logiques supplémentaires). Ce bloc de traitement vidéo est intégré dans un processeur automobile embarquant huit cœurs CPU et un cœur GPU, l'ensemble étant conforme à la spécification ISO26262 ASIL-B. Pour ce faire, Renesas a implémenté un contrôleur d'autotest BIST auprès de chacun de ces cœurs, ce qui permet de répondre aux contraintes de la norme (moins de 10 -7 erreurs aléatoires par heure) en alourdissant les cœurs de moins de 10 % (beaucoup moins, donc, qu'en utilisant des cœurs redondants) et en exécutant ces tests en moins de 2ms par cœur, une célérité indispensable pour les applications audio par exemple. La détection de chute de tension soudaine a également été raffinée. La tension est échantillonnée à la même fréquence que celle du cœur CPU le plus rapide, soit 2GHz, avec une résolution de 5 mV. En cas de début de baisse de tension intempestive, l'horloge du cœur correspondant cesse d'être alimentée (ce qui permet de rehausser la tension) et le cœur est momentanément cadencé via une fréquence d'abord divisée par 32 puis augmentée graduellement. Cette manière de prédire les chutes de tension permet, selon Renesas, de ne pas couper l'application en cours et donc d'éviter la latence inhérente aux méthodes usuelles, qui se contentent de réagir après une chute importante de tension. Plus de 200 présentations techniques ont eu lieu lors de l'édition 2016 de la conférence ISSCC. La Sram adopte la technologie FinFET 10nm L'innovation a également marqué les mémoires lors d'ISSCC 2016. Samsung a ainsi présenté la plus petite cellule Sram fabriquée à ce jour. Le sud-coréen a utilisé une technologie FinFET 10nm pour obtenir une cellule Sram à six transistors mesurant 0,04µm² dans sa version haute densité et 0,049 µm² pour le modèle rapide à fort courant – un gain de 38 % par rapport aux travaux existants en technologie FinFET 14nm. La compacité constitue un facteur essentiel quand on sait que la mémoire Sram représente communément 30 % de la surface totale d'un processeur d'applications de smartphones. Au total, la puce de démonstration de Samsung embarque 128Mbit de Sram dans une surface de 75,6 mm². Mais il ne suffit pas de recourir à une géométrie de fabrication plus avancée pour réduire la taille des cellules Sram. En effet, plus les technologies s'affinent et plus les variations de process font sentir leurs effets négatifs sur la tension minimale à laquelle la mémoire fonctionne à plein régime sans erreur. Pour déterminer la pertinence des fonctions d'assistance couramment utilisées pour améliorer les performances des Sram, le fabricant a étudié leurs effets précis sur les deux types de cellules. Cette étude l'a amené à choisir une ligne de mots à double transition ou DTWL ( dual - transcient word line ) pour les cellules rapides, car moins pénalisante au niveau du timing que le recours à une ligne de bit négative ou NBL ( negative bit line ), tout en abaissant la tension de fonctionnement de 45mV. Pour les cellules à haute densité, Samsung a opté pour une combinaison de NBL et de SBL ( suppressed bit line , qui permet d'abaisser le bruit en lecture): la tension de fonctionnement a ainsi pu être diminuée de 130mV. Du côté des mémoires flash, Micron a présenté ce qu'il considère être la flash Nand verticale la plus dense de l'industrie, atteignant 4,29 Gbit/ mm². À titre de comparaison, les dernières V-Nand de Samsung à 48 couches embarquent 256 Gbit sur une puce mesurant presque 100 mm². Micron utilise pour cela une structure de cellule mémoire à grille flottante (et non pas à capture de charge comme c'est généralement le cas pour les flash Nand verticales). Il empile ici 32 couches de cellules à 3 bits/ cellule, dans une structure ori-ginale où l'ensemble des blocs de traitement du signal (chemins de données, buffers de page, pompes de charge, drivers, etc.) sont formés en dessous du réseau de cellules mémoires proprement dites. Il devient dès lors possible de segmenter les lignes de mots ( word lines ) et les lignes de bits ( bit lines ) pour gagner en rapidité d'accès : le débit de données atteint ici 800 Mo/s en lecture et 44 Mo/s en écriture. Associé à Intel en mémoires flash, Micron n'a pas précisé dans quelle technologie cette puce de 768Gbit pour une surface de 179,2 mm² était produite – les fabricants profitent généralement de la densité bien supérieure des Nand verticales pour revenir à des process de fabrication plus «grossiers», ces structures verticales demeurant complexes à produire. < Ce décodeur vidéo délivre jusqu'à 120 images par seconde en définition 8K (7680x4320) en ne consommant que 690mW. Des ultrasons dans un capteur biométrique Le fabricant de capteurs InvenSense et l'Université de Californie (sites de Berkeley et Davis) ont collaboré pour mettre au point un capteur d'empreintes digitales original, capable de s'affranchir de plusieurs défauts récurrents des capteurs capacitifs classiques, à savoir la variation des mesures en fonction de la moiteur des doigts et la possibilité de tromper le capteur avec une fausse empreinte pouvant être reproduite sur un simple mor-ceau de papier. Le capteur développé repose sur une mesure par ultrasons émis par un réseau d'émetteurs situés sur la surface du composant et détectant les creux et bosses du derme, couche située sous l'épiderme, en fonction des signaux absorbés et renvoyés. La partie sensible mesure 3,25 x 4,74 mm et comporte 56 x 110 éléments sensibles micro-usinés (en fait des membranes piézoélectriques réson-nant à 14MHz), soit une concentration d'environ 500 dpi. Elle est ensuite déposée sur une puce Cmos 0,18 µm qui sera chargée de la commande des signaux et de leur traitement analogique (la conversion analogique-numérique et le traitement numérique via FPGA sont externes). Afin d'améliorer la résolution de la mesure, qui atteint ici 75µm, les émetteurs piézoélectriques sont commandés de telle façon qu'ils forment des faisceaux ultrasoniques à même de profiter de la mesure tridimensionnelle permise par les ultrasons. En réception, la différence de niveau de tension, après démodulation, entre les creux et les bosses dépasse les 500 µV. Le contraste de « l'image obtenue » atteint 5,53: 1 avec une fréquence de capture maximale de 380 images/seconde et une consommation de 280 µJ par capture et de 25µW en veille. Ce processeur multicœur 16nm destiné à l'automobile gère jusqu'à 12 flux vidéo HD avec une latence de 70 ms et une consommation inférieure à 200mW. Le décodage 8K s'intègre sur une puce L'Université de Waseda (Japon) a présenté à ISSCC la première solution monocircuit de décodage vidéo 8K (7 680 x4320) H.265/HEVC 8/10 bits de l'industrie. Avec un débit de données brut 80 fois supérieur à celui du 1080p et une complexité de traitement par pixel près de 4 fois supérieure en raison de la compression nécessairement apportée par le codage HEVC, la tâche n'est pas aisée. Le circuit prend en charge l'organisation HEVC de l'image non plus en macroblocs à granularité unifiée, mais en unités d'arborescences de codage ou CTU ( coding tree unit ) élargies et hiérarchisées, avec des unités de codage (CU), de prédiction (PU) et de transformation (TU) de tailles différentes. La circulation des données entre les différents moteurs de traitement est dévolue soit à des Fifo classiques, soit à des queues de type Bibo ( block-in block-out ), dans lesquelles des blocs de données, de taille variable et susceptibles d'être réunis ou au contraire coupés en morceaux si besoin est, sont stockés comme dans une Fifo tout en permettant l'accès aléatoire à des mots de données au sein d'un bloc. Les pipelines de données entre unités de traitement sont synchronisés en fonction de ces queues Fifo et Bibo et non pas par l'intermédiaire d'un séquençage général de la puce, ce qui fluidifie la circulation des données quelle que soit leur granularité. Cette organisation permet d'éliminer de nombreux registres tampons ( buffers ) et d'obtenir une utilisation typique de pipeline de 83,3 % malgré les en-têtes imposés par la Dram, très sollicitée car les blocs regroupent jusqu'à 64 x 64 pixels contre 16 x 16 en H.264. Cette organisation interne, qui colle au plus près du fonctionnement du codage HEVC, permet à la puce de 4,95 x 4,63 mm en Cmos 40 nm de manipuler jusqu'à 4Gpixel/s, correspondant à un flux 7680x4320p à 120 images par seconde. À plein régime, le décodeur est cadencé à 300MHz et la Dram à 660MHz, pour une consommation de 690mW.

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