Couverture ElectroniqueS n°127

À mesure que des techniques relevant de l'intelligence artificielle s'immiscent dans toutes les applications de la microélectronique, la panoplie des circuits et IP dédiés s'élargit, comme en témoignent les dernières annonces de Tensilica, Lattice, Xilinx ou encore Brainchip. Q u'il s'agisse de reconnaître un visage via un smartphone ou une caméra de surveillance ou d'interpréter correctement la signalisation routière au sein d'une automobile, l'intelligence artificielle a de beaux jours devant elle. Des solutions existent déjà, qui vont de cir-cuits spécifiques, optimisés pour un seul système, à de puissants FPGA ou processeurs graphiques. Une étude récente de la société d'analyse Tractica estime que le marché mondial des circuits intégrés dévolus à l'intelligence artificielle passerait la barre des 50 milliards de dollars entre 2023 et 2024. Cette véritable explosion est induite par l'efficacité supérieure des réseaux neuronaux dans la détection de motifs, et donc dans le traitement d'images (reconnaissance faciale, lecture de codes-barres, détection de piétons ou de signalisation, ciblage militaire), la détection de phéno-mènes récurrents (industrie financière) ou encore l'extraction de transactions suspectes ou de virus informatiques. L'approche de Tensilica, qui lance aujourd'hui une IP de processeur baptisée DNA 100, vise les applications intermédiaires dont les besoins en puissance de calcul varient énormément en proposant une architecture échelonnable à l'envi. La filiale de Cadence spécialisée dans le traitement numérique propose déjà une certaine forme d'intelligence artificielle matérialisée dans ses processeurs de traitement de radars (gamme Fusion), d'images (Vision) et de sons (Hi-Fi); il s'agit désormais pour l'américain de s'attaquer à la prise de décision, c'est-à-dire aux réseaux de neurones à convolution. Pour ce faire, Tensilica a mis au point une architecture spécifique mêlant convolution, compression et sous-échantillonnage afin de maximiser l'utilisation des blocs MAC (multiplication et accumulation) 8 bits embarqués, notamment en éliminant en amont les opérations (activations, pondérations) portant sur des zéros. Une seule unité DNA 100 peut être paramétrée pour délivrer entre 0,5 et 12 TMAC, et le processeur a été conçu pour pouvoir être facilement cascadé afin de fournir plusieurs centaines de TMAC selon les besoins de l'application. « Sur un banc d'essai ResNET50 à 1GHz, un processeur DNA 100 en configuration 4 TMAC traite 2 550 images par seconde : c'est 4,7 fois ce dont est capable la concurrence », estime Lazaar Louis, responsable marketing des IP Tensilica chez Cadence. En termes de consommation, Tensilica avance un facteur de gain de 2,3 par rapport à l'état de l'art, soit 3,4 TMAC/W en technologie 16nm. Le moteur DNA 100 vise notamment les systèmes automobiles de détection et de reconnaissance de signalisation et d'obstacles. Adaptable à des réseaux spécifiques Compatible avec la dernière version du compilateur maison et de sa large bibliothèque de fonctions (classification, détection, segmentation, récurrence, régression…), le DNA 100 est utilisable avec les environnements IA classiques tels que Caffe, TensorFlow et Tensor-Flow Lite ainsi qu'avec l'API Android Neural Network. Il intègre en outre un DSP maison, ce qui le rend adaptable à d'autres types de réseaux et programmable par l'intermédiaire des extensions de jeu d'instructions chères à Tensilica. L'IP DNA 100 sera disponible auprès de clients sélectionnés en décembre 2018 et, de manière plus générale, au premier trimestre 2019. Les FPGA s'adaptent à l'IA Dans le secteur de la logique programmable, Lattice Semiconductor entend participer à la démocratisation de l'intelligence artificielle dans des petits appareils connectés grâce à sensAI, un environnement complet comprenant des kits de développement matériels, des cœurs IP pour réseaux neuronaux, des outils logiciels, des conceptions de référence et des services d'aide à la conception. Cette solution vise principalement les appareils consommant moins de 1 W, mesurant moins de 100mm² et vendus moins de 10 $. Les cartes sont basées sur les circuits logiques programmables à densité réduite du fabricant, auxquels s'ajoutent des accélérateurs CNN et BNN et des outils de compilation compatibles Caffe et TensorFlow. Plus particulièrement, les fonctions lancées par Lattice comprennent un modèle compact pour FPGA iCE40 UltraPlus (avec quantification 16 bits et 1 bit) et un modèle amélioré pour FPGA ECP5 (bande passante Dram étendue). Parmi les premières applications concernées figurent la détection de visage, le comptage d'objets ou encore la reconnaissance de signalisation, pour lesquelles Lattice propose des conceptions de référence. Si les ECP5 semblent davantage taillés pour l'accélération de réseaux neuronaux relativement complexes (implémentation nécessitant 4 800 LUT et 3 600 registres par moteur de convolution), les iCE40 Ultra-Plus (implémentation sur 2400 à 3 000 LUT et 1 800 à 2000 registres) seraient plutôt utilisés pour reconnaître des objets ou des séquences audio prédéfinies et ensuite réveiller des circuits plus complexes, afin de limiter la consommation globale du système. Pour les applications exigeant davantage de puissance de calcul et donc des réseaux neuronaux plus importants, Xilinx a doté ses prochains FPGA, ou plutôt ACAP (adaptive compute acceleration platform) comme l'américain les appelle désormais, de moteurs IA spé-cifiques que l'on retrouvera dans les circuits des gammes Versal AI (disponibilité géné-rale au second semestre 2019), AI Edge (versions basse consommation, ie 5 W, destinées aux extrémités des réseaux, premier semestre 2020) et AI RF (modèles dotés de convertisseurs A/N et N/A ultrarapides, fin 2020). Alternative aux processeurs graphiques Outre des cœurs Cortex, de la logique programmable et des blocs DSP, les Versal AI embarquent ainsi de 128 à 400 moteurs AI constitués de cœurs de processeurs vectoriels cadencés au-delà du gigahertz et à architecture VLIW/SIMD – instructions larges et à données multiples, avec jusqu'à six niveaux de parallélisme soit deux/trois opérations scalaires, deux chargements vectoriels, une écriture et une opération en virgule fixe ou flottante par cycle d'horloge. Ces cœurs vectoriels sont accompagnés d'un processeur 32 bits scalaire, de mémoires données (32 Ko) et instructions (16Ko) dédiées, de canaux de communication AXI et d'un support pour l'accès mémoire DMA et le verrouillage, l'ensemble étant déterministe pour être compatible avec un fonctionnement en temps réel. Des ports CCIX permettent de connecter facilement ces Versal AI à des processeurs de serveurs. Selon Xilinx, dans le traitement de réseaux neuronaux à convolution, ils seraient a minima deux fois plus performants que les processeurs graphiques haut de gamme, et cet avantage se renforce encore pour les appli-cations plus sensibles à la latence. Les Versal AI seraient en outre moins gourmands en énergie – Xilinx évoque un rapport quatre en performances, à budget énergétique égal (75 W), entre un Versal AI gravé en 7nm et un GPU haut de gamme actuel 12 nm. Pour l'heure, avant leur lancement commercial, Xilinx peaufine une surcouche CNN/DNN exploitant les moteurs AI ainsi que la logique programmable (pour transmettre et gérer les données). Cette surcouche facilitera la mise en œuvre par l'utilisateur de réseaux neuronaux de type ResNet, GoogleNet ou AlexNet, que ce soit dans des centres de données ou des applications embarquées. Les réseaux sont développés dans les environnements classiques (TensorFlow, Caffe) puis compilés sous la forme d'un programme exécutable par la surcouche. Les processeurs neuromorphiques arrivent Plutôt que d'adapter des architectures algorithmiques existantes aux spécificités des réseaux neuronaux, certains adoptent une approche plus radicale en développant des solutions matérielles intrinsèquement optimisées pour ce type de traitement de l'information. BrainChip planche ainsi sur Akida, un circuit que le californien considère comme le premier processeur neuromorphique de l'industrie. Contrairement aux processeurs basés sur des réseaux de neurones à convolution ou CNN, Akida repose en effet sur un réseau de neurones à impulsions (spikes) ou SNN. Au lieu d'être traitées et pondérées par toutes les couches du réseau, les données sont ici transmises directement entre neurones pertinents, ce qui rend le traitement plus efficace et moins gourmand en ressources selon BrainChip. Un réseau CNN repose sur des multiplications de matrices de données, la partie apprentissage revenant à ajuster la pondération de chaque élément de matrice –ou neurone– afin de filtrer les données jusqu'à reconnaître certains motifs (un code-barres, un visage, un feu rouge, une signature de virus informatique…). Dans un réseau SNN, un neurone est assimilable à une fonction intégration et ne réagit et communique avec ses voisins que si les flux qu'il reçoit l'élèvent jusqu'à un cer-tain seuil de potentiel; latem-porisation des impulsions est ici cruciale, puisque ce potentiel tend à retomber au fil du temps. Les flux d'impulsions, qui modélisent l'information, sont strictement unidirectionnels, que ce soit pour l'apprentissage (supervisé ou non, interne ou externe) et l'inférence. Lorsqu'il travaille, un neurone SNN n'ajuste pas des facteurs de pondération matricielle comme dans un réseau CNN, mais renforce ou inhibe les synapses, ou liaisons, qui le relient à ses voisins, jusqu'à établir des chemins préférentiels qui font ressortir des motifs, tout en modifiant son seuil de potentiel. Voilà pour la théorie. Contrairement aux processeurs basés sur des réseaux de neurones à convolution ou CNN, la puce Akida de BrainChip repose sur un réseau de neurones à impulsions (spikes) ou SNN. 10 milliards de synapses sur une puce En pratique, BrainChip a implémenté un réseau de 1,2 million de neurones et 10 milliards de synapses sur une puce Cmos classique. « Non pas au moyen de 1,2 million de cœurs élémentaires, mais à l'aide de plusieurs dizaines de moteurs de traitement émulant chacun le comportement de milliers de neurones », explique Robert Beachler, vice-président de BrainChip chargé du marketing et du développement des ventes. Conçus en interne, ces moteurs sont optimisés pour un modèle fixe de neurones, ce qui limite les besoins en mémoire. La puce n'embarque d'ailleurs que l'équivalent de 6 Mo de Ram, là où des solutions concurrentes nécessitent des quantités bien plus larges de mémoires, donc forcément hors-puce, avec les inconvénients d'avoir à gérer les allers et retours de données. Akida embarque également des convertisseurs traduisant différents types de signaux entrants (images, vidéos, audio, data) en flux d'impulsions utilisables par le réseau, ainsi que des interfaces rapides (PCIe, USB3, Ethernet) pour communiquer les résultats et un cœur CPU chargé de la configuration du réseau et de l'orchestration des échanges avec l'extérieur. Ce circuit peut être utilisé comme un accélérateur autonome ou comme un coprocesseur. Son échantillonnage est prévu pour le troisième tri-mestre 2019. Selon BrainChip, les premiers tests de performances s'avèrent particulièrement concluants. Un processeur Akida peut classifier 1 400 images CIFAR-10 par seconde par Watt. Les précédentes implémentations matérielles de la technologie SNN de BrainChip, sous la forme d'accélérateurs synthétisés dans des FPGA Kintex Ultrascale de Xilinx, offraient déjà, selon le fabricant, un gain d'un rapport 7, en termes d'images traitées par seconde et par Watt, par rapport aux réseaux CNN classiques tournant sur des processeurs graphiques Jetson TX2 de Nvidia pour des algorithmes GoogleNet et AlexNet. Parmi les applications visées par BrainChip figure notamment la vidéosurveillance : on rappellera que BrainChip a en 2016 racheté le toulousain Spikenet, spécialiste de la vision artificielle, qui travaille notamment avec les forces de l'ordre de plusieurs pays (France, Allemagne, Royaume-Uni, Suède, Norvège, Espagne, États-Unis) et de nombreux casinos de Las Vegas. Un grand constructeur automobile européen étudie également la technologie Akida. BrainChip prévoit aussi des débouchés dans la cybersécurité et les transactions financières.

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