Couverture ElectroniqueS n°127

La grande conférence annuelle sur la microélectronique a été le théâtre de multiples présentations sur les mémoires flash, Dram, ReRam ou encore Mram actuellement en développement chez les ténors de l'industrie. < Ces Dram LPDDR5 gravées en 10nm délivrent jusqu'à 7,5Gbit/s par broche. L a récente conférence ISSCC, qui s'est tenue en février à San Francisco, a confirmé la moindre importance accordée aux gros processeurs traditionnels à l'ère des objets connectés et de l'intelligence artificielle. La décentralisation numérique qui s'opère actuellement s'avère bien plus gourmande de processeurs embarqués à faible consommation d'une part, et, d'autre part, de mémoires toujours plus performantes pour faire face à la déferlante de données. De nombreuses présentations ont ainsi porté sur les prochaines innovations en mémoires, qu'elles soient volatiles ou non. Nous nous sommes déjà fait l'écho, dans notre précédent numéro, de certaines d'entre elles, en particulier les mémoires flash 3D à 96 couches et quatre bits par cellule (QLC) de 1,33 Tbit et les modèles à 128 couches et trois bits par cellule de Toshiba Memory et Western Digital. Le leader mondial des mémoires, Samsung, était également présent lors d'ISSCC, et a présenté quelques mécanismes œuvrant au cœur de ses mémoires V-Nand de sixième génération, en l'occurrence un modèle à 128 couches et trois bits par cellule de 512Gbits. 820Mo/s en lecture pour une mémoire flash Cette puce atteint des vitesses de lecture et d'écriture de 820Mo/s et 82Mo/s respectivement. Soit sensiblement plus que le modèle à 96 couches présenté par le sud-coréen l'an passé durant la même confé-rence, qui plafonnait à 57Mo/s en écriture, et alors même que l'ajout de couches handicape progressivement les performances des mémoires flash Nand à empilement sans mécanismes de correction. Les Nand Samsung passent de 96 à 128 couches Ces techniques sont, ici, multiples. Samsung utilise par exemple des variations de tension progressives durant les phases de précharge afin de les accélérer. Le fabricant a également abaissé les tensions de lignes adjacentes lors des opérations de vérification (i.e. lorsqu'il s'agit d'évaluer quelle valeur, parmi les huit possibles, est stockée dans une cellule mémoire à trois bits). La préimpulsion, qui vise à « nettoyer» les lignes de lecture où des charges ont pu s'accumuler, s'effectue désormais de manière aléatoire et sporadique, ce qui limite la consommation d'ensemble. Les variations de taille de trous reliant les différentes couches verticales en nombre toujours plus élevé sont, elles, compensées au niveau de la tension de seuil Vth. Enfin, on relèvera la pré-sence de blocs d'ajustement servant à optimiser les délais des entrées-sorties en fonction des variations de charge et de rapport cyclique d'horloge, avec pour résultat une bande passante de 1,2 Gbit/s au lieu de 1 Gbit/s pour le modèle à 96 couches. SK Hynix est revenu sur sa technologie dite managed Dram solution (MDS), qui consiste à assembler des puces Dram en grand nombre sur des barrettes plus denses que les classiques Dimm, avec un modèle contenant 512Go de Dram de type DDR4. Intel travaille sur la ReRam Chez Intel, on se penche plutôt sur les mémoires non volatiles plus exotiques. L'américain exhibait à San Francisco une mémoire ReRam destinée aux circuits numériques pour objets connectés et automobiles – en raison notamment de l'immunité aux champs magnétiques des mémoire résistives. Gravée en FinFET 22 nm, cette mémoire offre, selon l'américain, la meilleure densité de l'industrie, avec 10,1 Mbits/ mm². Le délai de détection en lecture, 5ns sous 0,7V, est également à l'état de l'art par rapport aux travaux précédents. Intel emploie une séquence de écriture-vérification-écriture (WvW) à base de modulations d'impulsions de courant et de tension qui permet selon lui d'améliorer l'endurance et la fiabilité des cellules mémoires. Ces dernières reposent sur une résistance en couche mince qui rend possible l'optimisation des performances (vitesse, rétention, endurance) en employant différentes valeurs de résistances de lec-ture et d'écriture. Intel a également profité d'ISSCC pour présenter une mémoire SST-Mram, dans le cadre de travaux annoncés l'an passé. L'américain a conçu un circuit gravé en FinFET 22nm et contenant 56 Mbits de mémoire non volatile SST-Mram, répartis en huit grilles de 7 Mbits. Là aussi, Intel a peaufiné la séquence WvW pour accélérer la mémoire tout en abaissant le taux d'erreurs sous la barre admissible pour la correction ECC. Elle affiche un délai de lecture de 4ns sous une tension de 0,9V, et de 8ns sous 0,6V. De la LPDDR5 en 10nm Du côté des Dram, Samsung a présenté sa première génération de puces LPDDR5 gravées en 10nm, qui délivrent jusqu'à 7,5 Gbit/s par broche tout en offrant une consommation minimale. Plus précisément, les besoins énergétiques ont ici été réduits de 21% et 33%, respectivement en lecture et écriture, par rapport aux LPDDR4x pour un même débit de 4,266 Gbit/s. Outre la diminution de la tension d'alimentation qui passe de 1,1V à 1,05V, divers mécanismes ont été mis en œuvre pour cela, avec notamment un mode veille profonde 25 % plus frugal et une adaptation dynamique du rapport tension/fréquence ou DVFS ( dynamic voltagefrequency scaling ). Son concurrent SK Hynix exposait, lui, une Dram DDR5 de 16 Gbits fabriquée en technologie 1y nm – soit, dans la nomenclature du sud-coréen, sans doute en 14 ou 16 nm. Attendue pour l'an prochain, la mémoire DDR5 permet, à l'instar de ce circuit, de délivrer jusqu'à 6,4 Gbit/s par broche, contre 3,2 Gbit/s pour les DDR4. La consommation reste sage grâce, entre autres, à l'adoption d'une tension d'alimentation de 1,04 V. Parmi les innovations apportées à la logique de contrôle, qui devient extrêmement complexe à ces nivaux de bande passante, on retiendra l'intégration de la correction ECC, un décodage en deux cycles d'horloge via 14 broches (contre un seul cycle sur 24 broches pour la DDR4), le doublement des banques de données, des fonctions d'égalisation de signaux avancées au niveau des entrées/sorties, l'adoption d'une mise en série-parallèle permettant de multiplexer des entrées à quatre données ou encore une DLL à rotation de phase. SK Hynix est également revenu sur sa technologie dite managed Dram solution (MDS), qui consiste à assembler des puces Dram en grand nombre sur des barrettes plus denses que les classiques Dimm et mieux adaptées aux besoins énormes des serveurs de don-nées. Le sud-coréen a présenté à ISSCC une architecture de barrettes contenant 512Go de Dram de type DDR4 répartis sur des modules à huit puces gravées en 18 nm de 16 Gbits chacune, et orchestrés par un contrôleur de média, un buffer de données et un régulateur de tension. Le tout combine une densité supérieure aux barrettes Dimm, une enveloppe thermique limitée à 12W (8,5W pour les mémoires elles-mêmes, 3,5 W pour le contrôleur et le buffer) et un coût moindre. La principale source d'économie réside dans le fait que les modules à huit puces ont recours au wire-bonding, bien plus économique que les vias traversantes TSV. En outre, les banques de données sont beaucoup plus imposantes (typiquement 1 Gbit chacune, huit fois plus qu'à l'accoutumée), ce qui élimine bon nombre de blocs de gestion, notamment des amplificateurs de détection, et augmente d'autant le nombre de puces Dram par tranche de silicium. Revers de la médaille : les risques d'erreurs de données augmentent, ce qui amène SK Hynix à utiliser une correction d'erreurs de type ECC. In fine, ce sont tout de même 26% de puces mémoires MDS supplémentaires qui sont produites par tranches, par rapport à des Dram DDR4 classiques. Entre ces puces et le contrôleur média, les communications s'effectuent à 3,2 Gbit/s ; vers l'extérieur, le débit atteint 2,133Gbit/s sous 1,1V. À noter que le contrôleur est toujours en développement chez SK Hynix : cette partie de l'architecture MDS Dram est pour l'heure émulée par un FPGA.

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