Couverture ElectroniqueS n°127

Alternative à l'intégration traditionnelle de nombreuses fonctions hétéroclites sur une seule puce, l'approche consistant à associer des puces nues à fonction spécifique, ou chiplets, au sein d'un module multipuce offre de nombreux avantages et gagne du terrain. L eralentissement largement documenté de la loi de Moore est le principal moteur de l'utilisation des chiplets pour concevoir et fabriquer de nouveaux dispositifs semi-conducteurs hautes performances. Alors que le circuit intégré (CI) monolithique a été le modèle ultime pendant plusieurs décennies, il y a toujours eu de bonnes raisons pour construire des systèmes spécialisés avec plusieurs puces grâce à des modules multipuces (MCM), soit pour augmenter la capacité mémoire soit pour fabriquer des puces basées sur des blocs IP exigeant des process incompatibles. Par exemple, pour combiner des puces Cmos à substrat massif avec des puces analogiques à hautes performances afin de mettre en œuvre des ports Serdes à haut débit ou des convertisseurs analogique-numérique et numérique-analogique hautes performances. Les changements rapides qui affectent le monde des circuits imprimés et les exigences actuelles de leur fabrication créent une tendance favorable aux chiplets. Les ingénieurs constatent de plus en plus que l'intégration de chaque bloc IP dans un système sur un morceau de silicium ne peut guère être justifiée si l'assemblage final n'est pas satisfaisant. L'intégration sur silicium monolithique présente de nombreux avantages, mais ceux-ci sont rapidement dépassés par les facteurs économiques de la fabrication des CI basés sur une technologie de pointe. Les coûts en temps et en matériaux de l'intégration, de la validation et de la fabrication des photo-masques des puces ne peuvent être justifiés que par une demande à haut volume. Mais, plus important encore, l'ajout de fonctions ou la création de variations répondant aux exigences des produits finaux augmente les coûts et la taille des puces. Les chiplets deviennent la nouvelle alternative. Heureusement, l'écosystème de production des chiplets se développe rapidement pour fournir aux entreprises un nouvel outil qui leur permettra de créer des solutions rentables et extrêmement optimisées pour divers secteurs d'application. Intel a présenté des informations sur sa technologie de packaging des chiplets EMIB ( Embedded Multi-Die Interconnect Bridge ) pendant la conférence annuelle Hot Chips en août 2018. D'après Intel, sa technologie EMIB « facilite la communication à haut débit entre les puces intégrées dans les packages ». Intel positionne EMIB comme le composant clé de sa stratégie informatique hétérogène mix & match . En novembre 2018, AMD a rapidement réagi en annonçant une approche conceptuelle basée sur des chiplets pour fabriquer ses processeurs de serveurs EPYC avec des chiplets processeurs Zen 2 permettant d'intégrer jusqu'à 64 cœurs x86 dans un seul package. D'après AMD, ces packages microprocesseurs utiliseront des puces microprocesseurs fabriquées avec la technologie 7 nm de TSMC combinées avec des puces d'entrées-sorties produites par un processus 14nm. Les puces E/S utiliseront l'Infinity Fabrics d'AMD pour interconnecter les chiplets et incorporeront huit interfaces SDram. MCM et chiplets L'assemblage des modules à partir des chiplets n'est pas particulièrement difficile. Les technologies MCM requises sont disponibles depuis plusieurs décennies, mais l'écosystème et l'infrastructure, nécessaires pour que l'assemblage et le test de systèmes sur puce (SoC) basés sur des chiplets soient financièrement intéressants, ne sont pas aussi bien développés que pour la création des CI monolithiques. Néanmoins, la fin de la loi de Moore et des règles de réduction d'échelle de Dennard donne à la fabrication de dispositifs sur chiplets des avantages de plus en plus convaincants. Comme indiqué sur la figure 1, les MCM à chiplets peuvent se limiter à deux puces dans un package. Même ce simple module offre plusieurs avantages, tels qu'une consommation inférieure, un espace réduit et de meilleures performances par rapport à deux circuits intégrés sur un circuit imprimé. La figure 2 représente un exemple plus complexe, où chaque chiplet du package peut jouer un rôle différent, ou plusieurs exemplaires d'un même chiplet peuvent coexister dans un même package avec des chiplets différents. Les fonctions des chiplets peuvent inclure une logique numérique, des mémoires et des piles de mémoires 3D, des circuits intégrés prédiffusés programmables (FPGA), des ports Serdes à haut débit, des convertisseurs CAN et CNA hautes performances, et même des dispositifs optiques. L'assem-blage de plusieurs chiplets dans un package commun supporte des interconnexions plus courtes et plus rapides que celles des puces en packages individuels sur un circuit imprimé. Des chiplets spécialisés peuvent être fabriqués avec différents matériaux semi-conducteurs (SiGe, GaAs, GaN, InP…) pour exploiter les propriétés électroniques uniques de ces matériaux. La fabrication des chiplets n'est pas limitée au seul silicium comme matériau semi-conducteur, ce qui leur apporte un avantage supplémentaire. Par exemple, des chiplets spécialisés peuvent être fabriqués avec différents matériaux semi-conducteurs tels que le silicium-germanium (SiGe), l'arséniure de gallium (GaAs), le nitrure de gallium (GaN) ou le phosphure d'indium (InP) pour exploiter les propriétés électroniques uniques de ces matériaux semi-conducteurs. Dans un MCM, chaque chiplet est conçu, fabriqué, testé et débogué séparément, ce qui autorise une stratégie de conception qui est encore plus efficace et plus sûre qu'une approche monolithique. Les chiplets pour MCM peuvent être conçus tous ensemble, ou seront plus probable- ment développés et utilisés selon les besoins à la demande. Lorsque tous les chiplets requis sont conçus, fabriqués et débogués, ils sont assemblés dans un MCM. De nouveaux chiplets peuvent aussi être conçus ultérieurement pour créer des variations répondant à des fonctions avan-cées ou à de nouvelles applications. Pendant les premières années de la conception des MCM, les ingénieurs utilisaient des approches ad hoc pour établir les interconnexions entre les puces. Les connexions entre les puces d'un MCM ne pouvaient pas se conformer à des normes industrielles qui n'existaient pas (et qui restent encore à définir aujourd'hui). Les connexions étaient généralement de type parallèle parce que les normes d'interconnexion entre le s puces n'existaient pas et parce qu'une connexion parallèle est relativement simple. Mais pour que la conception basée sur des chiplets puisse décoller, les connexions ad hoc ne peuvent pas être la norme. Des normes sont donc nécessaires, comme pour les périphériques (RS232, GPIB, SCSI, PCIe, etc.) et les réseaux (Ethernet). PC1e Dans cette conception, les données d'une connexion Ethernet externe passent du chiplet FPGA au chiplet NIC. Le chiplet FPGA apporte des ressources reprogrammables qui peuvent exécuter à vitesse filaire un protocole programmable et une gestion des exceptions que le chiplet NIC ne peut pas prendre en charge. En plus d'offrir des coûts concurrentiels par rapport aux solutions monolithiques en silicium, les chiplets doivent répondre à des exigences spécifiques en termes de bande passante, de latence minimale et de faible consommation d'énergie. Les conceptions basées sur des chiplets nécessitent aussi des normes de substrats pour devenir des solutions pratiques. En outre, il est indispensable de résoudre la question des KGD - known good puces. L'avantage clé de la conception sur chiplets est lié à la méthode de conception des systèmes sur puce (SoC) multigénérationnels depuis de nombreuses années. Il est fréquent qu'entre deux générations d'un SoC, la plus grande partie de sa conception ne soit pas modifiée. Par exemple, la conception d'une nouvelle génération peut exiger une plus grande capacité mémoire. Certaines interfaces seront modifiées entre deux générations, mais d'autres seront identiques. D'un point de vue économique, il est logique de repenser uniquement les processus de production applicables aux seules parties modifiées de la conception. Il est néanmoins impossible de repenser seulement une partie d'un CI monolithique. Lorsqu'un seul élément d'une puce monolithique est modifié, la totalité de la puce doit être repensée et revérifiée pour intégrer les changements et garantir que la nouvelle conception n'a introduit aucun problème. De même, si une puce monolithique est seulement réduite pour bénéficier d'un nouveau nœud de process, elle doit être intégralement reconçue, resimulée, puis photomasquée conformément aux règles de conception du nouveau nœud de processus. Même si la plupart des fonctions de la puce sont inchangées, la puce entière doit être reconçue et refabriquée. Par contre, une approche conceptuelle basée sur des chiplets permet aux concepteurs de repenser uniquement la partie à modifier. Les autres parties peuvent être réutilisées telles quelles. Cette approche conceptuelle est donc excellente, écono-mique et plus sûre pour créer plusieurs variations d'un produit à partir d'une conception unique. Elle simplifie aussi l'ajout ou la suppression des options dans une famille de produits basés sur des cir-cuits intégrés. Chiplets FPGA Achronix commercialise trois formes de ressources FPGA: - FPGA Speedster - cœurs IP eFPGA (FPGA embarqués) Speedcore - chiplets FPGA Speedchip. Lorsqu'une conception nécessite une logique programmable, les chiplets Speed-chip offrent une bonne solution pour ajouter un FPGA à un produit àsemi-conduc-teurs. Les chiplets FPGA et les MCM complètent l'utilisation des IP eFPGA Speedcore dans les conceptions Asic et SoC monolithiques. Les deux alternatives (chiplets FPGA Speedchip et IP eFPGA Speedcore) ne sont pas non plus mutuellement exclusives. Les deux approches conceptuelles peuvent assurer une intégration beaucoup plus étroite et un facteur de forme supérieur par rapport aux deux autres dispositifs sous package. En outre, ces deux approches réduisent la consommation électrique des interfaces, par rapport aux deux dispositifs, permettant d'économiser entre 5 et 10 watts simplement en supprimant la nécessité de connexions embarquées entre deux dispositifs. Par exemple, une interface 1 Tbit/s entre deux circuits sur des pistes de circuit imprimé peut normalement consommer 10pJ par bit. Une connexion chiplet similaire sur un MCM peut consommer seulement 1 pJ par transition. Le niveau de consommation est donc approximativement divisé par 10. De plus, les chiplets offrent une bande passante E/S beaucoup plus large et une meilleure latence par rapport aux connexions de CI dans des packages séparés sur un circuit imprimé. Tous ces avantages des chiplets créent des modèles d'utilisation totalement nouveaux pour les FPGA dans les systèmes. Une approche basée sur des chiplets apporte une intégration largement supérieure entre le SoC et le FPGA, et permet de bénéficier d'un modèle de flux qui peut éliminer la chute de débit et l'effet pingpong d'un buffer de mémoire. Par exemple, la figure 3 représente une architecture de type flow-through pour un SmartNIC qui pourrait utiliser deux ou trois chiplets. Dans cette conception (un interrupteur TOR, par exemple), les données d'une connexion Ethernet externe passent du chiplet FPGA au chiplet NIC. Le chiplet FPGA apporte des ressources reprogrammables qui peuvent exécuter à vitesse filaire un protocole programmable et une gestion des exceptions que le chiplet NIC ne peut pas prendre en charge. L'unité centrale du MCM gère à la fois le FPGA et la puce NIC avec des connexions PCIe. L'unité centrale doit être suffisamment rapide pour gérer directement le trafic Ethernet à haut débit. Une architecture flow-through est généralement utilisée lorsque le FPGA réside dans un plan de données et qu'il doit traiter les données à très haut débit. Le modèle flow-through est une solution conceptuelle supérieure pour intégrer des FPGA et accélérer certaines fonctions des chemins de données, telles que le chiffrement ou la compression des données, qui nécessitent une connexion à bande passante plus importante. Normes d'interface des chiplets La figure 3 représente trois chiplets interconnectés avec deux normes d'interface différentes : PCIe et Ethernet. Bien que l'utilisation des chiplets (ou plus précisément des puces nues) remonte au moins aux années soixante-dix, il n'y a toujours pas de normes d'interconnexion pour concevoir des modules multipuces avec des chiplets. À ce jour, les puces nues ont été interconnectées avec diverses interfaces propriétaires, habituellement ad-hoc. Néanmoins, les candidates aux futures normes d'interconnexion des chiplets sont très nombreuses. Au niveau de l'interface physique, ces candidates incluent: - connexions parallèles simples avec une signalisation LVDS ou asymétrique numérique (utilisées par la plupart des approches propriétaires) - multiplexage des broches (par exemple l'utilisation du TDM pour multiplexer les adresses/données) - connexions Serdes standards incluant PCIe et Ethernet - Serdes ultra-courts (USR) conçus spécialement pour les connexions chiplet à chiplet, tels que les Serdes Kandou Glasswing ou l'interface CEI-56G d'OIF. - Serdes extra-courts (XSR) qui sont conçus pour des interconnexions chiplet à chiplet comme les Serdes USR, mais avec la possibilité supplémentaire de piloter des pistes de circuit imprimé courtes pour connecter le chiplet à un module optique. À l'exception des connexions parallèles simples, ces interfaces physiques ont besoin de normes de protocole en couche haute. Plusieurs candidats sont ici aussi disponibles. Par exemple, les chiplets peuvent utiliser le protocole de bus AXI d'ARM, qui a été en réalité conçu pour les interconnexions sur puce. Comme il n'a pas été conçu pour servir d'interface chiplet à chiplet, le bus AXI doit être élargi pour intégrer une gestion des erreurs de transmission. Les erreurs de transmission peuvent être gérées en ajoutant un bloc de protocole de correction anticipée des erreurs (FEC) ou en retransmettant le paquet erroné. Cependant, ces extensions de gestion des erreurs ne font pas partie des spécifications AXI existantes et doivent être ajoutées. PCI Express (PCIe) est une interface tous usages largement utilisée sur les PC, les serveurs et une multitude de designs embarqués. Les concepteurs connaissent parfaitement l'interface PCIe qui a été constamment mise à jour depuis son apparition en 2004. Annoncé par le PCI-SIG en 2017, PCIe 5.0 offre un débit de 32 GTransfers/s, soit 64 Go/s dans chaque direction dans une configuration à 16 voies : une bande passante plus que généreuse. Grâce à son usage généralisé, PCIe est relativement économique. Par conséquent, PCIe est certainement un candidat pour la normalisation de l'interface chiplet à chiplet sur la couche de liaison et sur la couche de transaction au-dessus des autres couches physiques. Ethernet est un protocole d'interface standard rapide qui offre une gestion intégrée des erreurs de transmission (similaire au PCIe). Bien que largement utilisées et connues, ces deux normes sont des protocoles lourds qui génèrent un niveau non négligeable de latence sur les connexions des interfaces. En outre, ils se distinguent par leur consommation d'énergie élevée et une surface de silicium importante. Ils ne sont donc pas des protocoles d'interconnexion parfaits pour un grand nombre d'applications sur chiplets. L'interface CCIX (prononcez «sé-six» pour Cache Coherent Interconnect for Accelerators ) est une interface puce à puce spécialement conçue pour les applications d'accélération matérielle. CCIX est conçue pour interconnecter des puces individuelles dans des packages. Elle vient s'ajouter sur le protocole PCIe en couche physique comme extension PCIe. Il pourrait être possible d'adopter les spécifications CCIX pour interconnecter des chiplets en choisissant un autre protocole plus léger, à la place du PCIe. Cependant, une mise en œuvre de CCIX qui n'utiliserait pas PCIe comme protocole en couche physique n'est pas actuellement considérée comme une norme valable. Certaines applications pour chiplets exigeront un protocole léger qui n'ajoutera virtuellement aucune latence. Aucun protocole chiplet à chiplet à faible latence n'existe à l'heure actuelle. Mais le protocole Interlaken inventé par Cisco Systems et Cortina Systems en 2006 est une possibilité. Il est déjà utilisé comme norme d'interface puce à puce. Sa charge est inférieure à celle de la norme PCIe. La bande passante de l'Interlaken offre une excellente évolutivité. Le protocole Interlaken est flexible et relativement généra-lisé. Néanmoins, Interlaken reste considéré comme un protocole lourd avec un niveau de charge et de complexité excessivement élevé pour les interconnexions de chiplets. D'autres protocoles propriétaires puce à puce similaires à Interlaken sont utilisés, mais aucun d'eux n'est devenu une norme d'interface pour chiplets. Un protocole ne peut devenir une norme qu'en fonction de son niveau d'acceptation, et aucune norme n'existe actuellement pour les protocoles d'interface pour puces. Dans leur quête d'une norme, plusieurs entreprises comme Achronix, Netronome, Globalfoundries, Kandou Bus, NXP, Sarcina et SiFive ont formé le groupe de travail Open Domain-Specific Accelerator (ODSA) pour dévelop-per des spécifications ouvertes d'une interface standard spécifique aux chiplets, incluant une pile de protocoles complète avec une couche applicative, une couche de gestion de mémoire, une couche de liaison, plusieurs interfaces de couche PHY et une couche de substrat. Le groupe de travail ODSA applique les normes industrielles existantes selon les possibilités et développe des spécifications et un nouvel IP ouvert selon les besoins. Dans une architecture side-car, le chiplet FPGA communique uniquement avec un autre chiplet pour ne pas exiger des structures E/S importantes capables de gérer des besoins E/S hors module. Architectures systèmes pour chiplets FPGA Au moins deux architectures systèmes ( flow-through et side-car ) peuvent être utilisées pour incorporer des chiplets FPGA dans un module multipuce (MCM). Une architecture flow-through permet aux données à haut débit de traverser le chiplet FPGA, qui traite les données pendant leur passage dans le dispositif. La figure 4 présente un exemple d'utilisation d'un chiplet FPGA dans une conception flow-through. Une architecture flowthrough est généralement utilisée lorsque le FPGA réside dans un plan de données et qu'il doit traiter les données à un très haut débit. L'architecture flow-through réduit les déplacements de données entre la mémoire et les ressources de traitement, améliorant donc la performance et réduisant la consommation d'énergie. Le modèle flow-through prend aussi en charge la conversion de protocole et l'adaptation d'interface simultanées. Dans l'exemple illustré figure 4, le chiplet FPGA est directement connecté aux broches du boîtier. Par conséquent, dans ce cas d'utilisation, un chiplet FPGA doit avoir soit des structures E/S appropriées et des capacités suffisantes pour répondre aux exigences d'interface au niveau de la carte, soit être connecté à d'autres chiplets E/S qui peuvent assurer ces fonctions. Par exemple, le chiplet FPGA peut être associé à des convertisseurs CAN et CNA hautes performances pour mettre en œuvre la chaîne de traitement du signal analogique-numérique-analogique nécessaire aux applications RF hautes performances. Une telle utilisation des chiplets améliore la performance et permet de mieux catégoriser la consommation d'énergie des différentes parties analogiques et numériques de la chaîne de traitement du signal, ouvrant la porte à des réductions de coût particulièrement intéressantes pour utiliser des convertisseurs analogiques hautes performances. De même, une conception architecturale de type side-car peut associer le chiplet FPGA à un autre dispositif du MCM, comme indiqué dans la figure 5. Ce choix architectural est préféré lorsque le FPGA est utilisé comme accélérateur matériel. Dans ce cas, une autre chip du package sera probablement le processeur. Dans une architecture side-car, le chiplet FPGA communique uniquement avec un autre chiplet pour ne pas exiger des structures E/S importantes capables de gérer des besoins E/S hors module. Dans une mise en œuvre side-car, le chiplet FPGA peut fonctionner comme une option de suppression dans le dispositif multipuce, qui peut être offert avec ou sans accélération matérielle à des prix différents. Sans chiplet FPGA, les coûts du MCM baissent puisque vous pouvez déduire les coûts des puces du chiplet, les coûts de l'assemblage incrémentiel pour intégrer le chiplet dans le package, ainsi que les coûts des tests nécessaires. Des configurations hybrides qui combinent des propriétés flow-through et sidecar sont évidemment possibles. Chiplets FPGA et IP eFPGA Depuis des décennies, les concepteurs de circuits intégrés ont reculé les limites de la densité des dispositifs dans leur quête continue de combiner un plus grand nombre de fonctionnalités à chaque génération. Avec le ralentissement de la loi de Moore, cette quête est progressivement confrontée à des difficultés de plus en plus importantes. Les différents acteurs du secteur des semi-conducteurs adoptent des approches différentes face à ces difficultés. De grands fournisseurs de circuits intégrés restent fidèles au concept monolithique et investissent des efforts et des capitaux massifs pour augmenter le rendement de leurs puces. Comme certains de ces fournisseurs l'ont découvert, cette approche présente un niveau de risque important. Les délais causés par l'échec de certains efforts ont été douloureusement publics. D'autres fournisseurs de CI appliquent l'approche basée sur les chiplets à la production de certains dispositifs pour réduire les risques et les coûts de fabrication. En effet, plusieurs chiplets peuvent maintenant offrir une meilleure rentabilité qu'une seule puce de grandes dimensions. En d'autres termes, deux chiplets mesurant 400 mm 2 ont un meilleur rendement qu'une puce de 800 mm 2 et sont donc plus économiques. Les exemples de cette approche incluent la technologie EMIB d'Intel et les nouveaux processeurs Ryzen Threadripper d'AMD qui intègrent des chiplets et la technologie MCM. Bien que le concept MCM existe depuis plusieurs décennies, la fabrication des MCM est restée un processus ad hoc pendant la plus grande partie de ces années. Par conséquent, la technologie des chiplets est restée sous-exploitée. Même si des fabricants de semi-conducteurs et des fournisseurs d'assemblage et de test de semi-conducteurs externalisés ont commencé à proposer des capacités de production de MCM avancées, les modèles commerciaux supportant une utilisation industrielle des chiplets demeurent récents et continuent d'évoluer.

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