Couverture ElectroniqueS n°127

Face aux besoins croissants de bande passante des centres de données, plusieurs protocoles de connexion entre mémoires et circuits numériques haut débit alliant compacité et cohérence sont au coude-à-coude. L es circuits numériques sont caractérisés par quelques tendances à peu près constantes qui témoignent et participent de leurs progrès : les fréquences augmentent, les géométries diminuent, les besoins en mémoire explosent, les tensions baissent… De même, on constate que les ports parallèles, qui apparaissent réguliè-rement lorsqu'un besoin de bande passante se fait fortement sentir, laissent avec le temps la place aux ports série. Ces derniers permettent en effet de simplifier considérablement le layout des circuits, des boîtiers et des circuits imprimés, ce qui équivaut à une baisse du coût et de la consommation des systèmes. Ainsi, par exemple, le bus PCI originel, parallèle, a laissé la place au standard série PCI Express (PCIe), et les interfaces d'ima-geurs répondent désormais au protocole série MIPI. < Ce contrôleur de Microchip assure la transition entre l'interface 8 bits OMI d'un module DDIMM et les huit puces de mémoire Dram DDR4 3200 traditionnelles montées sur le module. De même, les utilisateurs de serveurs et, d'une manière plus générale, d'ordinateurs haut de gamme sont tentés de troquer les encombrantes interfaces mémoires fonctionnant en parallèle par des ports série beaucoup plus compacts, ou, à tout le moins, des ports parallèles utilisant des mots de don-nées beaucoup plus courts. Sans sacrifier, bien sûr, la bande passante. Tel est l'un des objectifs du consortium OpenCAPI ( open coherent accelerator processor interface ) initié par AMD, Google, IBM, Mellanox Technologies et Micron. L'interface OpenCAPI comprend en effet un volet axé sur les mémoires et baptisé OMI – open memory interface – et IBM a d'ores et déjà annoncé que ses processeurs Power9 en feraient bon usage dès la cuvée 2020. OMI prévoit des liaisons 8 bits à 25 Gbit/s sur seulement 84 broches, une simplification remarquable par rapport à un port Dram DDR4 72 bits qui requiert typiquement 288 broches pour une bande passante à peu près équivalente. Il en résulte un nombre de broches mobilisées divisé par quatre à bande passante égale. Son caractère agnostique n'est pas le moindre de ses avantages : une couche d'abstraction permet de l'adapter à différents types de données, la traduction étant assurée par un contrôleur embarqué dans la mémoire. Plutôt que d'être définitivement conçu avec un nombre immuable de ports Dram et flash avec des interfaces volumineuses qui limitent le nombre de canaux de mémoire au brochage disponible sur le boîtier, un circuit complexe pourra dès lors se contenter d'embarquer un grand nombre d'interfaces compactes OMI sur lesquelles viendront se connecter des modules Dram et flash en fonction des besoins de l'application. Autre avantage : alors que les opérations de charge et de stockage (load/store) sont habituellement prises en charge par le bloc de contrôle mémoire du processeur, celles-ci échoient désormais au contrôleur OMI intégré sur le module mémoire. Enfin, tous les membres du consortium Open-CAPI ont accès librement (sans royalties) à la propriété intellectuelle des interfaces OMI, tant côté hôte que cible. OMI adoubé par Samsung et Micron Soucieux de démocratiser au plus vite l'interface OMI, Micro-chip s'attaque aux infrastructures nécessitant des mémoires rapides avec les SMC 1000 8x25G, une famille de contrôleurs mémoire série facilitant la connexion entre un processeur et des modules mémoire Dram DDR4. Comme leur nom l'indique, les SMC 1000 8x25G assurent la transition entre l'interface 8 bits OMI d'un module DDIMM et les huit puces de mémoire Dram DDR4 3200 traditionnelles montées sur le module. Ils induisent une latence supplémentaire d'environ 4 ns seulement par rapport à un contrôleur LRDIMM classique. Le processeur peut ainsi accéder à une grande capacité de mémoire externe en troquant ses interfaces DDR parallèles contre des ports OMI plus compacts, tout en conservant une bande passante quasiment similaire. Micron, Samsung et Smart Modular ont d'ores et déjà prévu la fabrication de modules mémoire Dram DDR4 de 16 à 128 Go utilisant un SMC 1000 8x25G. Bien évidemment, OpenCAPI n'est pas la seule initiative en la matière. En l'occurrence, les principaux fabricants de processeurs ont souvent une interface maison qu'ils tentent de promouvoir au rang de standard. Chez Nvidia, il s'agit du NVLink apparu en même temps que les GeForce RTX. Dotée d'une bande passante maximale de 50 Go/s (25 Go/s dans chaque sens), la liaison NVLink a été conçue pour combiner jusqu'à huit processeurs graphiques, mais aussi leur mémoire vidéo, avec une bande passante dix fois supérieure à ce que le PCIe Gen 3 permettait alors. Les faux frères CXL et CCIX Si Nvidia vise les accélérateurs graphiques professionnels et les algorithmes d'intelligence artificielle, Intel cible, lui, les serveurs de données avec ses interconnexions CXL. Si la couche physique du CXL reprend celle du PCIe Gen 5, avec une bande passante annoncée à 32 Gbit/s par ligne, les deux protocoles diffèrent au niveau de la couche de liaison, avec par exemple de nouveaux protocoles d'autorégulation mentet : ES_109_COILCRAFT.pd une latence fortement réduite. De quoi assurer la communication entre processeurs, FPGA et/ou cartes réseaux, mais aussi avec des mémoires partagées dont le protocole assure la cohérence. Agissant depuis des mois de manière officieuse, le consortium CLX vient officiellement d'être créé, en ajoutant au passage des membres de Xilinx, IBM, ARM, AMD et Microchip à son directoire. CXL pourrait se matérialiser dans des processeurs Intel dès 2021. Il entrerait en concurrence frontale avec le protocole CCIX, développé depuis 2016 par ARM, AMD, IBM et Xilinx et qui, lui aussi, repose sur la couche physique PCIe (mais en version Gen 4) en lui ajoutant la cohérence mémoire, en allégeant ses en-têtes et en diminuant sa latence. Xilinx embarque Page : 1;Format déjà cette : (199.82 interface x dans certains de ses FPGA haut de gamme, par exemple les Virtex UltraScale+, avec des liaisons à 25 Gbit/s par ligne. Les ports PCIe Gen5 des FPGA Agilex d'Intel permettent de mettre en œuvre des interfaces mémoires CXL. Dans la même catégorie, il convient de ne pas oublier les travaux du consortium Gen-Z. Ce dernier a lui aussi mis au point un protocole d'interconnexion entre circuits haut débit (une dizaine de spécifications couvrent déjà de nombreux cas de figure), notamment entre processeurs et mémoires. Gen-Z se veut agnostique, c'est-à-dire compatible avec les Dram actuelles mais aussi avec toute mémoire plus exotique susceptible de devenir écono-miquement viable et techniquement compétitive. Là aussi, l'objectif est de réduire de manière drastique le nombre de broches nécessaires. Smart Modular a cet été présenté l'un des tout premiers modules Gen-Z sous la forme d'une 9.82 mm);Plaque : composite carte de 256 G où un contrôleur Mamba d'IntelliProp orchestre des puces Dram DDR4 de 32 Gbits de Samsung. Avec, à la clé, une bande passante de 30 Go/s et une latence déterministe de 400 ns en accès. Enfin, on citera l'initiative OmniXtend lancée par Western Digital et SiFive dans le cadre de l'architecture open source RISC-V. OmniXtend a pour but de constituer une interface pour mémoire cohérente sur la couche physique Ethernet. Cette interface est d'ores et déjà accessible grâce aux commutateurs Ethernet programmables Tofino de Barefoot Networks, une filiale d'Intel. Outre les mémoires, elle peut être utilisée pour relier des processeurs, moteurs graphiques, accélérateurs ou circuits logiques ate : 05. programmables. Nov 2019 - 11: 36

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