La résolution des problèmes de consommation des circuits intégrés actuels demande la mise en œuvre d’outils d’analyse tout au long du flot de conception, du RTL jusqu’à la bande GDS-II. Magma explique les phénomènes physiques en cause et détaille les stratégies à mettre en œuvre pour les maîtriser.

Avec les circuits intégrés et systèmes sur puce (SoC) d’aujourd’hui, dont la taille et la complexité augmentent sans cesse, le respect des contraintes de consommation (le « power closure ») et la garantie de l’intégrité du réseau d’alimentation commencent à mobiliser d’importantes ressources au sein des équipes d’ingénierie. Cette pression sur ces équipes est liée au marché en expansion des systèmes électroniques portables, alimentés par batteries, qui génèrent une demande en circuits intégrés et puces SoC consommant le moins d’énergie possible. Par exemple, un téléphone mobile typique qui pèse moins de 115 g, doit tenir au moins trois heures en pleine utilisation et cinq jours ou plus en mode attente avec sa seule batterie. Cette pression sur les concepteurs est aussi liée à l’augmentation de la quantité d’énergie consommée par certains composants. Prenons l’exemple d’un CPU actuel qui consomme 100 A à 1,3 V, soit 130 W de puissance ! Cette classe de composants nécessite de coûteux boîtiers et dissipateurs thermiques avec des gradients de température interne qui créent un stress mécanique responsable de ruptures prématurées. De plus, le simple fait de distribuer physiquement toute cette énergie à l’intérieur de la puce n’est pas une opération triviale. C’est pourquoi, même pour des circuits non destinés à des produits nomades et disposant de toute l’énergie qui leur est nécessaire, une conception orientée faible consommation peut offrir un avantage compétitif, compte tenu de la taille et du coût des systèmes d’alimentation et de refroidissement.

En conséquence, pour les circuits extrêmement grands et complexes, l’implantation d’un réseau d’alimentation fiable et la réduction de la dissipation de puissance représentent des défis importants pour les équipes de conception. Elles doivent trouver en permanence, pour la réalisation optimale d’une puce à faible consommation, des compromis entre les délais (les timings) et la consommation ou bien entre la taille et la consommation, et ce à différentes étapes du flot de conception.

Pour y parvenir, il faut d’abord comprendre les principaux phénomènes qui interviennent en matière de dissipation de puissance et de distribution d’alimentation dans les circuits intégrés. De cette analyse découlent les caractéristiques propres à un véritable environnement de conception orienté faible consommation, qui apporte des réponses à ces considérations tout au long du flot allant du code RTL aux fichiers GDS-II, du moins pour les circuits intégrés à technologie Cmos, qui dominent actuellement le marché

Parmi les principales sources de consommation d’un circuit, la dissipation de puissance dynamique se produit au sein des portes logiques qui basculent d’un état à l’autre. Durant la commutation, les capacités internes associées aux transistors formant la porte doivent être chargées, ce qui consomme de la puissance. Plus significative encore est la charge des capacités externes, incluant les capacités parasites des interconnexions et les capacités d’entrée des portes aval.

Les commutations génèrent aussi une faible dissipation de puissance par court-circuit. Considérons une simple porte inverseur Cmos où, habituellement, un seul des transistors T₁ et T₂ conduit à un instant donné (figure 1). Cependant, au moment où la porte bascule, T₁ et T₂ seront conducteurs simultanément pendant une fraction de seconde. Ce qui crée un court-circuit momentané entre les rails V_DD (niveau logique 1, alimentation) et V_SS (niveau logique 0, masse) générant un courant responsable d’un pic de puissance transitoire.

Le temps durant lequel les deux transistors conduisent simultanément dépend de leurs tensions de seuil de commutation et de la vitesse de montée (la pente) du signal commandant la porte. L’un des facteurs jouant sur cette pente du signal d’entrée de l’inverseur est la taille des transistors de la porte qui le commande. Ces transistors doivent être donc dimensionnés de manière à ce que les transitions de signaux soient assez rapides pour que l’intervalle de temps où les deux transistors de l’inverseur conduisent reste raisonnable (figure 1, cas (b)).

Cependant, s’ils sont surdimensionnés et si la charge de la porte de commande est trop élevée, les économies réalisées en minimisant l’activité simultanée des transistors de l’inverseur (figure 1, cas (a)) sont contrebalancées par le surplus de puissance nécessaire à la charge des capacités des gros transistors amont. De plus, la vitesse des signaux peut créer des problèmes d’intégrité du signal sous forme de bruit, surtensions, sous-tensions et diaphonies.

Si, au contraire, les transistors de la porte de commande sont trop petits et si sa charge est trop faible, les transistors de l’inverseur seront simultanément actifs pendant une durée appréciable (figure 1, cas (c)), et c’est l’inverseur qui va consommer trop d’énergie ; de plus, son faible signal d’entrée pourra subir des bruits et diaphonies de la part d’autres signaux.

Ce phénomène de dissipation de puissance dynamique peut être approché à l’aide de l’équation suivante :
Puissance dynamique