Couverture ElectroniqueS n°127

Dans les outils de conception au niveau système, passer d'un langage de haut niveau à du code RTL synthétisable est une étape essentielle. C'est l'objectif de l'outil Catapult C de Mentor qui fonctionne à partir des langages C/C++ standard. Face à la complexité croissante des architectures matérielles à concevoir, le besoin se fait de plus en plus sentir chez les développeurs de travailler à des niveaux d'abstraction plus élevés que RTL. D'ailleurs, bien souvent, le travail de conception débute avec une description de application en C/C++ à l'aide d'outils comme Matlab et Simulink de The Mathworks. La difficulté est qu'à un moment du projet il faut transcrire ce travail en code RTL décrivant l'architecture matérielle finale. Cette méthodologie comporte deux écueils. D'une part, les équipes de développement matériel doivent interpréter le code C/C++ fourni par les équipes de développeurs pour le transformer en une spécification puis en code RTL. Ce qui induit des risques d'introduction d'erreurs, obligeant par la suite à vérifier en permanence le respect des spécifications de départ à toutes les étapes du flot. D'autre part, à partir du moment où l'on code en RTL, c'est que l'on a déjà fait un choix sur l'architecture matérielle finale adaptée aux spécifications du projet. Ce qui interdit, ou du moins limite, les possibilités d'explorer plusieurs modèles d'architectures pour une spécification. Pour franchir un cap, il faut donc disposer d'un outil de synthèse capable de transformer automatiquement un code écrit en langage de haut niveau en un code RTL synthétisable. Il existe à l'heure actuelle beaucoup d'effervescence autour de ce sujet chez les éditeurs de CAO (voir « Actualité » p. 10), avec des sociétés comme Forte Design ou Celoxica. Mais dans ces solutions, l'utilisation du langage SystemC impose une certaine idée de l'architecture finale car il introduit la notion de délai (le « timing »). Du code C/C++ sans notion de timing Avec son outil Catapult C Synthesis, Mentor a choisi une autre voie en utilisant comme point d'entrée des algorithmes écrits en C/C++ standard, donc sans introduire cette notion de « timing ». Ce qui permet aux concepteurs d'explorer plusieurs architectures matérielles possibles et de fixer le meilleur compromis en termes de superficie et de performance (débit, fréquence d'horloge, latence…). En fait, l'utilisateur, une fois que l'outil a lu le code en C/C++, fixe un certain nombre de contraintes sur l'architecture finale (ports mémoire simples ou doubles, connexion à un bus de données, connexion à un bus de type Amba…). Puis, grâce à la technologie de synthèse d'interface intégrée à l'outil Catapult, qui fait d'ailleurs l'objet de plusieurs brevets, le code C/C++ est découplé de l'interface matérielle choisie, ce qui autorise plusieurs explorations sans avoir à modifier son code d'origine (ce qui n'est pas le cas si on utilise par exemple SystemC). Cette approche permet aussi de réutiliser facilement des bibliothèques existantes d'algorithmes écrits en C++. En final, l'outil produit une netlist RTL en langage VHDL ou Verilog dans le cadre de la conception d'un FPGA ou d'un Asic. Bien que l'annonce officielle du produit ait été faite lors du dernier salon Dac de San Diego, cette technologie date de dix ans en interne chez Mentor et a été utilisée et validée par plusieurs grands utilisateurs depuis deux ans dont Alcatel, Nokia, Ericsson, Siemens ou ST Microelectronics. Selon Mentor, une dizaine de conceptions ont d'ores et déjà été réalisées avec cet outil. Toujours selon la société, les résultats obtenus par Catapult au niveau du code RTL synthétisable généré automatiquement sont très proches d'un code écrit à la main, mais avec des gains en temps de conception très importants. Chez Alcatel Space, par exemple, la conception d'un bloc fonctionnel de traitement de données a été réalisée cinq fois plus rapidement avec l'outil Catapult qu'avec un flot traditionnel (une semaine au lieu de cinq) avec, en outre, une réduction de la superficie du bloc grâce à des optimisations spécifiques à la cible (un Virtex II 6000) Attention cependant, ce type de solution ne vise pas pour l'instant l'ensemble du marché de la conception de FPGA ou d'Asic. Elle est certes très bien adaptée aux applications qui utilisent des calculs intensifs (filtrage, FFT, analyse d'images… plus généralement les algorithmes implantés dans des DSP), mais elle est moins intéressante lorsqu'on a des applications qui gèrent des flots de données intensifs, comme par exemple des fonctions de commutation embarquée. Le prix de licence de l'outil Catapult C Synthesis, qui fonctionne sur les plates-formes Windows, Linux Red Hat 7.3, HP/UX et Sun Solaris 8 sera de l'ordre de 170 000 euros.

Aller directement du C/C++ au RTL, sans a priori sur le matériel

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