Couverture ElectroniqueS n°127

Devenue le principal souci des concepteurs avec les technologies 65 nm et moins, la gestion de la consommation des circuits, qui passe par une optimisation détaillée et une réduction drastique des fuites de courant, voit apparaître de nombreux outils dédiés à chaque étape de conception. Ces dernières années, les aspects de consommation ont fait leur apparition dans les flots de conception par la petite porte, la basse consommation n'étant pas à ce moment-là considérée comme critique (voir EIH nos 524, 549, 553 et EI no 608). Les concepteurs se sont débrouillés au début en ajoutant un jeu de méthodes ad hoc, des scripts spécifiant des contraintes propres à la consommation, en plus de celles sur les délais, notamment, pour les étapes d'implémentation et de vérification. Les méthodologies de conception au niveau système (ESL) ont, quant à elles, permis de définir des architectures optimisées pour les produits électroniques nomades ou les équipements avec de fortes contraintes d'alimentation, en prenant en compte la consommation en plus des critères de performances et de coût.Avec l'arrivée des technologies 65 nm, disposer d'une estimation très tôt dans le flot de conception ne suffit plus et il n'est plus question de « bidouiller » à la main pour réduire la consommation d'un système sur une puce. « Dans un circuit intégré en technologie 65 nm, plus de 50 % de la consommation vient des fuites de courant, en pure perte. L'implémentation des différentes techniques de conception basse consommation doit être parfaitement réalisée », affirme José Gandlarz, directeur général des ventes en Europe chez Apache Design Solutions. La chasse aux excès de consommation est donc devenue la priorité des priorités pour les concepteurs, tout au long du flot de conception et, pour rendre la tâche encore plus difficile, en plus de toutes les autres contraintes déjà existantes (délais, surface, coût, etc.).Les 45 nm sont déjà en ligne de mireLes grands noms du marché ne sont pas les seuls à proposer des logiciels pour la conception basse consommation. C'est aussi le cas, par exemple, des jeunes pousses américaines Apache Design Solutions et Calypto Design Systems. La première société a introduit RedHawk-ALP, un logiciel étendant les fonctionnalités de RedHawk (voir EIH n° 595). « Notre solution d'analyse d'intégrité physique de la consommation en 65 nm prend en compte les techniques d'îlots à tensions multiples et MTCmos pour le “ power gating ”, comme les outils précédents, ainsi que les techniques MTCmos pour les mémoires, VTCmos et les régulateurs de tension LDO intégrés », explique Jérôme Toublanc, ingénieur produits principal chez Apache.Quant à Calypto Design Systems, son logiciel PowerPro Clock Gating (nous y reviendrons), qui vient en complément des outils de synthèse et de placement, analyse le comportement séquentiel d'une conception RTL synthétisable sur de nombreux cycles d'horloge, identifie les zones dans lesquelles l'utilisateur peut implanter une technique « clock gating » et génère la logique correspondante. « Il est possible de réduire de 60 % la consommation d'un circuit intégré sans impact négatif sur sa surface, sa fonctionnalité ou ses performances », affirme Mitch Dale, directeur marketing produits de Calypto. Et c'est bien là toute la difficulté à laquelle les concepteurs sont confrontés et seront encore plus confrontés avec l'avènement des technologies en 45 nm et moins. Mais les fournisseurs d'outils de CAO sont déjà en train de préparer le terrain…Date 2007 : un retour en France positifAprès deux années consécutives à Munich (Allemagne), la manifestation Design Automation & Test in Europe (DATE), qui regroupe conférences techniques et exposition dédiées à la conception électronique, a fait son retour sur le territoire français, à l'Acropolis de Nice (Alpes-Maritimes). Sa dixième édition s'est tenue du 16 au 20 avril dernier, renouant ainsi avec l'alternance historique entre la Bavière et la France.Haut lieu de l'électronique et de la French Riviera pour les Américains, la ville de Nice a réussi à attirer 2 171 visiteurs, soit 4,1 % de plus qu'en 2006, et plus de 110 exposants, malgré une impression générale contraire, peut-être liée à une zone d'exposition sur deux étages, une période de vacances scolaires et la proximité du salon DAC. Les conférences techniques (208 présentations sélectionnées parmi 854 papiers soumis, un record) ont, une nouvelle fois, fait le plein et ont rassemblé 1 641 personnes, soit +22,8 % par rapport à 2006.Rendez-vous est pris du 10 au 14 mars à Munich l'année prochaine.Des nouveautés dans tous les coins du salon…De jeunes pousses européennes ont, cette année aussi, fait leurs grands débuts à Nice : les Français Satin IP Technologies (nous y reviendrons), Certess, AerieLogic, le Batave Compaan Design, le Danois Teklatech, le Suisse Mimosys, le Belge Mephisto Design Automation (MDA), etc.Synplify DSP Asic Edition, de l'Américain Synplicity, permet de générer automatiquement, à partir d'un modèle unique d'algorithme, un code RTL optimisé pour les circuits spécifiques ou les FPGA.Une autre jeune pousse française, Coupling Wave Solutions (CWS), a dévoilé sa plate-forme WaveIntegrity pour la maîtrise de l'intégrité des signaux électriques via la modélisation du bruit d'interférence généré et propagé à travers le substrat, les interconnexions et le boîtier d'un circuit intégré (nous y reviendrons).L'Allemand CST a introduit la version 2006B de son simulateur EM 3D Microwave Studio, pour mieux répondre aux besoins du marché de la conception électronique, en particulier l'intégrité de signal et de puissance et les effets de CEM.Avec ses nouvelles fonctionnalités (structure de synchronisation de débogage multic&oelig;ur, génération améliorée d'exécutables), la famille Virtual Platform (voir EI n° 628) de l'Américain CoWare vise la conception des applications multic&oelig;urs et la communication entre équipes.L'Américain The MathWorks a étoffé son catalogue de boîtes à outils pour Matlab et Simulink avec la Fixed-point Toolbox 2, dont les principales améliorations portent sur l'augmentation de la vitesse de simulation et l'amélioration des capacités de conversion de virgule flottante à fixe.Des outils aux flots de conceptionMagma Design Automation et Mentor Graphics se sont associés pour mettre en avant l'interopérabilité du format UPF pour créer un flot complet dans ce standard.La Low Power Solution de Cadence Design Systems est un flot de conception intégré, complet et supportant les spécifications basse consommation CPF 1.0.RedHawk-ALP d'Apache Design Solutions prend en compte les techniques d'îlots à tensions multiples, MTCmos, VTCmos et les régulateurs de tension LDO intégrés.

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