Identify 2.2 de Synplicity

Cet outil de débogage de conceptions de FPGA permet d’annoter le code RTL en vue du débogage de la conception à vitesse réelle (une fois la synthèse réalisée)

Support des langages VHDL et Verilog (mixés dans un même projet)
Gestion des déclenchements croisés entre plusieurs émulateurs In Circuit embarqués sur le

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