Couverture ElectroniqueS n°127

Au-delà du mariage Risc-DSP, les dernières moutures de c&oelig;urs de processeur configurables et moteurs de traitement de données simplifient nombre de compromis et précisent d'ores et déjà les perspectives en matière de systèmes adaptatifs. Alors qu'aucun utilisateur de micro-ordinateur ne change sa machine pour bénéficier du dernier codec vidéo, il est embarrassant de constater que l'électronique embarquée n'est pas toujours aussi agile. Tout simplement parce que la puissance de calcul et la mémoire embarquée sont dimensionnées au plus juste pour la fonction initiale. Les fournisseurs de composants programmables standard ne manquent pourtant pas d'arguments, car les puces spécifiques (Asic et ASSP) ont des débouchés de moins en moins assurés lorsque les coûts de développement pour accéder aux procédés d'intégration les plus récents grimpent en flèche. Les jeux de circuits standard sont par ailleurs de plus en plus programmables, afin d'être éligibles pour de nombreux produits finis. Ils intègrent souvent plusieurs c&oelig;urs de processeur, mais souffrent d'être optimisés uniquement pour leur application première. La recherche s'oriente donc vers des systèmes qui ne seraient plus limités que par leurs entrées-sorties, et qui devront s'adapter à de multiples variantes et évolutions des algorithmes de traitement. Vers le calcul adaptatif Un peu moins lourd que la matrice de c&oelig;urs Risc et plus proche de la granularité du FPGA, le concept de machine de calcul adaptatif (ACM) licencié par Quicksilver Technology repose sur un réseau d'unités de calcul hétérogène savamment interconnectées. Cette matrice est composée de cinq types de n&oelig;uds de calcul, différenciés par la mémoire locale et le type de séquenceur. Les n&oelig;uds sont ainsi dédiés par exemple à la manipulation binaire, ou à l'exécution d'une machine d'états. La maille élémentaire est composée de quatre n&oelig;uds (le cinquième type étant un n&oelig;ud d'entrée-sortie) et d'un bloc d'interconnexion. L'architecture est alors facilement mise à l'échelle selon la puissance de calcul nécessaire (figure 2). Chaque n&oelig;ud exécute une étape élémentaire d'un algorithme et peut être reconfiguré immédiatement. Il comprend un superviseur matériel chargé de gérer le partage dans le temps des ressources qu'il met à disposition. Deux opérations successives sur une donnée seront ainsi effectuées sans transfert de la donnée, ce qui minimise l'espace silicium dédié au routage. La mise en place d'un nouvel algorithme se fait en recherchant la configuration qui minimise les transferts et tire parti du parallélisme lorsqu'il est nécessaire. La programmation se fait à l'aide d'un langage natif, le SilverC, conçu pour simplifier la traduction directe des algorithmes modélisés sous Matlab/Simulink vers l'architecture ACM. Encore au stade de R&D à l'Imec en Belgique, le c&oelig;ur Adres explore une voie intermédiaire entre FPGA et matrice d'unités de calcul. Sur un tel système, la fonction est réalisée sous la forme d'un logiciel exécutable. Les instructions sont décodées pour être regroupées en parallèle sur un moteur VLIW (Very long instruction word). Une matrice reconfigurable selon le type d'instruction à effectuer sert alors d'accélérateur matériel. Naturellement, il revient au compilateur de tirer parti au mieux de cette architecture. En général, un dixième du code monopolise 90 % du temps d'exécution. C'est cette partie qui sera compilée pour être traitée par l'accélérateur reprogrammable. Pour être adaptée aux systèmes portables et donc présenter une consommation minimale, la matrice ne peut pas offrir une souplesse totale de type FPGA. Elle serait donc surtout composée de blocs fonctionnels configurables et de fonctions élémentaires câblées. Avec une répartition adaptée à un secteur d'application tel qu'un modem large bande dans l'automobile. C'est sur l'organisation de la matrice que réside l'essentiel de l'effort. L'objectif étant qu'une puce de ce type puisse être reconfigurée pour exécuter un algorithme pour lequel elle n'aurait pas été initialement conçue, il faut que le processus de compilation et de reconfiguration parvienne à gérer automatiquement différentes descriptions et moutures de matrices reprogrammables. En attendant, cette association d'accélérateur matériel couplé au processeur par un moteur VLIW est d'ores et déjà une réalité commerciale. C'est en effet Arm qui a dévoilé au printemps son coprocesseur configurable OptimoDE qui repose sur une architecture très semblable (figure 3). Il s'agit pour le britannique de proposer une optimisation proche de ce qu'offrent les coeurs Arc ou Tensilica, mais sans bouleverser l'architecture héritée du processeur original. Arm présente donc le moteur OptimoDE comme un accélérateur matériel, qui sera associé à un coeur Risc et taillé par le concepteur de puce pour offrir les ressources nécessaires aux algorithmes visés. L'interface avec le coeur Risc est encore un registre VLIW de longueur paramétrable et le chemin de données est composé de ressources câblées. Le compilateur se charge d'identifier les portions de code qu'il est préférable d'exécuter sur les ressources câblées et celles qui seront efficacement exécutées sur le coeur Risc. Ce type de produit est bien sûr destiné à être intégré dans des systèmes sur puce figés, mais ne semble pas incompatible avec une approche semblable à celle de Stretch pour le coeur Tensilica. Confortant la vision développée à l'Imec, Arm estime que le degré de souplesse apporté par le logiciel, qui est compilé pour utiliser au mieux le séquenceur VLIW et les ressources câblées disponibles, représente le juste niveau de flexibilité requis pour les systèmes embarqués reconfigurables à faible consommation… et une solution bien plus efficace que le tandem Risc/DSP. Alors que les promoteurs des architectures programmables classiques que sont les FPGA n'hésitent pas à viser le marché du système sur puce, on observe donc un certain nombre d'architectures d'ASSP qui visent à apporter une souplesse d'emploi équivalente pour l'utilisateur final. Et ce toujours dans un objectif d'optimisation du silicium et de la consommation.

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