Couverture ElectroniqueS n°127

Grâce à la combinaison d'une optimisation poussée de son architecture et à une technologie de production Cmos 0,13 µm rodée, Lattice réduit, dès aujourd'hui, de 30 % à 50 % le coût d'utilisation de certains FPGA au niveau système. Ce qu'Altera promet pour le début de l'année prochaine en technologie Cmos 90nm (voir notre numéro du 24 juin dernier), Lattice Semiconductor, numéro trois mondial de la logique programmable, le fait dès aujourd'hui et en technologie Cmos 0,13 µm. Comme prévu (voir notre numéro du 8 avril), le fabricant américain vient en effet de lancer l'échantillonnage du premier membre de sa famille de FPGA économiques, une famille appelée LatticeEC. Cette famille se décline par ailleurs en modèles intégrant des fonctions DSP (ECP). Fabriqué en technologie Cmos 0,13 µm par Fujitsu, qui agit comme fondeur pour Lattice, le premier circuit de la famille, intégrant 20 000 blocs logiques, est vendu 49 dollars par quantités de 1 000 pièces en version générique et 59 dollars pour le modèle intégrant des blocs DSP. Ce prix est, si l'on en croit Stan Kopec, vice-président du marketing de Lattice Semiconductor, inférieur de 20 % à celui des modèles équivalents de la famille Spartan 3 de Xilinx, qui sont, eux, fabriqués en technologie Cmos 90 nm (voir notre numéro du 18 avril 2003), une réduction par ailleurs annoncée par Altera pour l'année 2005. L'ensemble des familles EC et ECP devrait être disponible avant la fin de l'année à des prix démarrant en dessous de 10 dollars pour le plus petit membre de la famille n'incluant pas de DSP et intégrant 1 500 blocs logiques (voir tableau).Pour arriver à ce résultat, Lattice Semiconductor a optimisé l'architecture de ses réseaux de manière à minimiser la surface de la puce sans en compromettre les performances. Il a également agi au niveau système en permettant, grâce à l'utilisation de mémoires de configuration standards à accès série, de réduire le coût global comparé à des solutions mettant en &oelig;uvre des mémoires propriétaires. Selon Stan Kopec, le gain moyen serait de 70 % sachant que le prix des mémoires de configuration peut représenter jusqu'à 30 % du coût du système. De fait, toujours selon M. Kopec, le gain au niveau système serait de 30 % à 50 % comparé au réseau Spartan 3.Jusqu'à 10 blocs DSP pour une puissance de calcul de 10 GMACPlusieurs facteurs ont permis à Lattice de réduire la taille de la puce de ses réseaux, donc leur coût, tout en maintenant un bloc logique construit autour d'une table de concordance standard (LUT) à 4 entrées et en répondant aux besoins exprimés par les centaines d'utilisateurs interrogés. C'est ainsi que seulement 25 % des blocs logiques sont ici désormais configurables en logique ou en mémoire contre 100 % dans les précédentes familles de FPGA de Lattice et 0 % dans les Cyclone d'Altera.D'autres facteurs de réduction du coût résident dans la technique de routage des interconnexions ainsi que dans la limitation des PLL à une fréquence minimale de 33 MHz et dans le support des seules interfaces d'E/S dont l'implantation est relativement économique. Ainsi tous les blocs d'E/S sont-ils compatibles avec les interfaces LVCmos, LVTTL, SSTL et HSTL, tandis que seulement 50 % sont compatibles PCI et LVDS et que les interfaces LVPECL, PCI-X et HT/LDT ne sont pas supportées. Ce qui, précise M. Kopec, est suffisant pour 85 % à 90 % des applications.Côté caractéristiques et performances, les circuits de la famille ECP sont dotés de 4 à 10 blocs de traitement de signal pouvant être configurés non seulement en un multiplieur 36 x 36, quatre multiplieurs 18 x 18 ou huit multiplieurs 9 x 9 mais également en accumulateur, additionneur ou autre. Chaque bloc est caractérisé par une puissance de calcul de 1 GMAC à 250 MHz. Les réseaux LatticeEC et ECP sont également dotés d'une interface mémoire DDR et intègrent des blocs mémoire. Ils fonctionnent sous une tension d'alimentation de 1,2 V et sont supportés par l'environnement de conception ispLEVER v4.1 de la société.Xilinx veut réduire la consommation de ses FPGA 90nm des 2/3Alors qu'Altera échantillonne ses FPGA hautes performances Stratix II en technologie Cmos 90 nm depuis déjà trois mois, Xilinx, qui a, lui, introduit les premiers circuits de sa famille Virtex 4 dans la même technologie au début de l'été, vient d'annoncer son intention de réduire des 2/3 la consommation de ses FPGA économiques Spartan 3, eux aussi en Cmos 90 nm. Les premiers Spartan 3 sobres seront disponibles au quatrième trimestre de cette année.

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