Couverture ElectroniqueS n°127

Xilinx ne se fera pas ravir de sitôt la place de leader technologique en FPGA. C'est avec sa famille haut de gamme Virtex que la transition vers les 65 nm devient effective. Avec une baisse de la consommation à la clé. Après que Xilinx a fait la démonstration d'un prototype de son Virtex 65 nm en février sans en dévoiler l'architecture, Altera a levé le voile en mai sur quelques détails de son prochain Stratix 65 nm sans en faire la démonstration. Mais c'est finalement Xilinx qui a révélé le premier les caractéristiques de ses nouvelles puces tout en annonçant leur échantillonnage. Contrairement à la stratégie adoptée pour la transition à 90 nm qui s'était faite sur un produit économique, c'est le fleuron de la gamme Xilinx qui apporte cette fois-ci l'inédit de l'ère 65 nm, avec le cortège d'innovations technologiques nécessaires pour justifier une nouvelle famille haut de gamme.Rappelons que le Virtex-4 90 nm a été lancé en septembre 2004 (Electronique n° 151, p. 19), mais que la mise en production de tous les circuits n'a pas été sans mal. Le voici déjà surclassé par le Virtex-5 ! La loi de Moore tient bon, mais Xilinx ne cache pas que de nouveaux écueils ont dû être surmontés : les contraintes liées au test et au rendement de fabrication des puces (DFT et DFM) prennent de plus en plus le pas sur les considérations purement fonctionnelles, lorsqu'il s'agit d'assurer la commercialisation d'un nouveau circuit.Le paramètre très redouté de la consommation a été maîtrisé, toujours grâce à l'usage de trois épaisseurs d'oxyde de grille différentes, qui autorisent un compromis entre performance et courant de fuite sur les transistors. En revanche, la société a cette fois eu recours au silicium contraint et à de nouveaux diélectriques. Le gain en consommation dynamique serait de 35 % pour 65 % de logique et 30 % de vitesse en plus et un coût réduit de 45 %. La tension d'alimentation du c&oelig;ur passe de 1,2 à 1 V. L'utilisation d'un substrat isolé ne semble pas à l'ordre du jour pour la génération suivante : il reste encore des améliorations d'architecture et de design possibles pour tirer parti des tranches ordinaires. Le concurrent Altera a, par exemple, annoncé que le Stratix III en 65 nm serait 50 % plus sobre que le II et permettrait à l'utilisateur de gérer lui-même, cellule par cellule, le compromis performance/consommation, ce qui donnera un degré de liberté supplémentaire dans la résolution de problèmes de timing.Xilinx a naturellement continué à utiliser son concept de répartition modulaire des fonctions (ASMBL), intronisé sur le Virtex-4 dans le but d'assouplir les contraintes sur le ratio ressources logiques/entrées-sorties des FPGA (Electronique n° 143, p. 19). Cette architecture avait permis à la société de dévoiler simultanément trois plates-formes distinctes de Virtex-4 fortement différenciées. Malgré l'efficacité de cette méthode, cette fois-ci, seule la famille LX à forte densité logique a été présentée : mieux vaut optimiser d'abord le rendement de fabrication chez Toshiba et UMC avec l'architecture la plus simple avant de proposer des blocs IP complexes.La fin de la LUT-4 ?La densité logique du Virtex-5 a bénéficié d'un routage diagonal des interconnexions métalliques (11 niveaux de cuivre et un niveau aluminium). Le placement-routage des cellules logiques présente ainsi une géométrie symétrique, conduisant à des délais de propagation des signaux homogènes. L'utilisateur découvrira également une architecture logique basée sur des tables de concordance (LUT) à six entrées au lieu de quatre. Altera avait amorcé le changement avec ses modules à huit entrées mais ces dernières étaient en fait exploitées en configuration 4 + 4 ou 5 + 3. Xilinx revendique donc la primeur du passage à une nouvelle génération de logique programmable. Sa LUT-6 est organisée comme deux tables LUT-5 aux entrées communes mais dont les sorties sont sélectionnées par la sixième entrée. La chaîne de retenue a également été améliorée. Le nombre de niveaux logiques à traverser est ainsi limité. Une mémoire 64 bits sera en effet aménagée à l'aide d'une seule LUT-6 au lieu des quatre LUT-4 nécessaires avec un Virtex-4.Au niveau des blocs câblés, la taille des plans mémoire est doublée. Ils sont répartis en unités de 2 x 18 ko qui se partagent la logique de correction d'erreurs (ECC 64 bits) et Fifo. Les demi-plans mémoire non utilisés peuvent être mis hors circuit pour économiser de l'énergie. La gestion d'horloge, autrefois exclusivement à base de retards programmables DCM, propose à présent des PLL qui sont plus aptes à rejeter la gigue (une double approche récemment proposée par Lattice). Les entrées-sorties fonctionnent à 1,25 Gbits/s en différentiel et 800 Mbits/s en asymétrique (1,2 à 3,3 V) et sont proposées à concurrence de 1 200 réparties sur 40 banques. Les tranches DSP fonctionnant à 550 MHz sont cette fois-ci équipées de multiplieurs 18 x 25 et d'un accumulateur 48 bits.Six circuits de la famille LX seront commercialisés. Ils affichent de 30 720 (LX30) à 331 776 (LX330) cellules logiques (équivalents LUT-4 !). On disposera de 1 à 10 Mbits environ de Ram embarquée (32 à 288 blocs de 36 kbits) et 320 à 3 420 Mbits de Ram distribuée. La mémoire de configuration nécessaire va de 8,4 à 79,7 Mbits. Les tranches DSP sont au nombre de 32 à 192. Les circuits LX50, LX85 et LX110 sont actuellement échantillonnés.Trois autres plates-formes apparaîtront au cours des douze mois à venir : LXT, SXT (optimisé DSP) et FXT (PowerPC et MAC Ethernet). Toutes trois seront dotées de transceivers haut débit, une option qui était exclusive à la plate-forme Virtex-4 FX.

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