Couverture ElectroniqueS n°127

En cours de rachat par Intel, Altera profite de l'accès à sa technologie FinFET 14 nm pour combler son retard technologique sur Xilinx avec des Stratix 10 aux multiples innovations. X ilinx avait sans doute pris une légère longueur d'avance pour les générations 28 nm et 20 nm de ses FPGA, doublant du coup son concurrent Altera sur un marché bipolaire par excellence. Un décalage qui s'explique en partie par la fidélité de Xilinx au fondeur taiwanais TSMC, tandis qu'Altera optait pour le changement en signant un accord de production avec Intel pour ses modèles haut de gamme. Les deux fournisseurs de FPGA annoncent désormais l'échantillonnage de leurs premiers circuits logiques programmables en technologie FinFET 14/16nm à l'automne (soit, dans un calendrier dépourvu d'emphase marketing, un échantillonnage général fin 2015, et même sans doute début 2016). Altera vient en effet de lever le voile sur ses Stratix 10, fleurons de sa gamme, qui comportent à la fois des FPGA purs et durs (la gamme GX) et des systèmes sur une puce embarquant en sus un quadruple cœur 64 bits CortexA53 cadencé jusqu'à 1,5 GHz (les SX). Ces circuits embarquent de 484000 à 5,5 millions de blocs logiques. Avec, en prime, l'assurance d'une technologie éprouvée, Intel ayant déjà commercialisé plus de 500 millions de circuits fabriqués en technologie FinFET. EMIB, une méthode simplifiée pour les modules multipuces? D'après son promoteur Intel, l'implémentation EMIB offre à la fois une simplification de la fabrication de modules multipuces et des performances supérieures. Des registres partout La première et principale innovation réside ici, bien sûr, dans cette fameuse technologie Fin-FET 14nm, « qui assure pour les cœurs logiques un gain en fréquence d'un facteur deux par rapport à la génération précédente de FPGA », estime Danny Biran, vice-président chargé de la stratégie d'entreprise et du marketing chez Altera. Ce process s'inscrit pour les Stratix 10 dans une remise à plat générale de l'architecture, baptisée désormais HyperFlex. Car il ne suffit pas de réduire les géométries de gravure pour augmenter les performances. « En condensant les blocs logiques, on augmente mécaniquement l'importance des délais d'interconnexion entre les blocs logiques dans la latence totale du FPGA », souligne Allan Davidson, responsable marketing chez Altera. L'américain répond à ce challenge de plusieurs manières différentes. Il a d'abord ajouté des registres, présents ici dans tous les blocs fonctionnels, qu'il s'agisse de blocs logiques, de cœurs DSP, de blocs mémoire ou d'interconnexions. Ces Hyper-Registres comme les appelle Altera permettent d'ajuster les performances de la puce sans requérir de blocs logiques additionnels, et de maitriser la congestion du routage. Selon les besoins, ils peuvent être utilisés comme tels ou bien bypassés par le signal de routage. En disséminant les registres dans toutes les interconnexions plutôt qu'en les concentrant dans les blocs logiques, les délais entre registres s'équilibrent et l'optimisation du timing peut avoir lieu après le placement-routage. Ces registres locaux éliminent aussi les longs délais de routage entre blocs de traitement en ajoutant des étapes de pipeline au niveau des interconnexions. En outre, il est désormais possible de créer des domaines d'horloges locaux afin de réduire les délais et les incertitudes de timing. Virgule flottante dans tous les blocs DSP Plusieurs innovations ont également été ajoutées concernant les blocs périphériques. Les interfaces mémoires supportent tant les DRam DDR3/DDR3L et LPDDR3 que les toutes récentes DDR4, et, pour ce qui est des ports série, les mémoires répondant au standard Hybrid Memory Cube (HMC) dont Altera est l'un des promoteurs. Côté sécurité, un tout nouveau bloc dit Secure Device Manager (SDM) contrôle des opérations clés comme la configuration du circuit logique programmable (démarrage en mode utilisateur, décompression du bitsream de configuration), la gestion d'alimentation (surveillance des alimentations critiques, adaptation de la consommation), la sécurité (cryptage, authentification…) et la détection/correction d'évènement unique allant jusqu'à l'effacement de la puce. Les blocs DSP reprennent, eux, le support matériel du calcul en virgule flottante qui avait été initialement introduit au sein des Arria 10, en l'améliorant encore. Résultat: les Stratix 10 délivrent une puissance de calcul culminant à 23 TMAC en virgule fixe et 9,2 TFLOP en virgule flottante simple précision (IEEE754). Enfin, les SX peuvent également compter sur un quadruple cœur 64 bits Cortex-A53 matériel. Ce cluster comprend 1 Mo de mémoire cache de niveau 2 (chaque cœur étant épaulé par 32Ko de cache instructions avec contrôle de parité et 32 Ko de cache données avec correction d'erreurs ECC) et supporte le calcul en virgule flottante et l'extension NEON. Altera annonce pour ce sous-système processeur un rapport performance/ consommation supérieur de 50% à celui de sa précédente génération de systèmes sur une puce. > Ces FPGA bénéficient de la technologie FinFET 14nm d'Intel, d'une architecture renouvelée et, en option, d'un bloc processeur à quatre cœurs Cortex-A53. Intégration 3D «Intel Inside» Au niveau du flux de conception, trois nouveautés ont été introduites. Un outil de compilation dit Fast Forward (avance rapide) permet à l'utilisateur de voir rapidement les conséquences de ses choix et d'explorer des pistes d'optimisation, tout en le conseillant sur tel goulet d'étranglement ou tel pipeline susceptible d'accélérer le traitement des données ; une étape Hyper-Retimer a été ajoutée pour d'ultimes réglages après le placement-routage; et des algorithmes avancés de synthèse et de placement-routage prennent en compte l'arrivée des Hyper-Registres. Altera s'est également penché sur les modules multipuces, utilisés par exemple par Xilinx pour associer plusieurs FPGA dans un seul boîtier. L'objectif est ici le même : associer dans un seul boîtier des fonctions (FPGA, CPU, mémoire, analogique, interfaces…) et des process différents, et pouvoir déployer plus rapidement une gamme complète de composants à partir d'un seul et même FPGA. En particulier, les interfaces rapides, qui atteignent 56 Gbit/s pour la génération Stratix 10, deviennent de plus en plus difficiles à intégrer sur la même puce que le FPGA. Altera a ici opté pour la technologie EMIB ( Embedded Multi-Die Interconnect Bridge ) d'Intel. Cette méthode ne recourt pas à la mode des liaisons traversantes (TSV), efficace mais coûteuse et nécessitant l'usage d'une couche d'interposition spécifique. Elle est basée sur l'intégration de petites puces de liaison dans le substrat, sur lesquelles viennent se poser les billes des puces nues montées retournées ( flip-chip ) à relier. « Nous utilisons d'abord cette technologie pour relier la puce FPGA et les transceivers PCIe Gen3, mais elle nous ouvre la voie pour l'ajout de blocs d'émission-réception encore plus performants : PCIe Gen4, Ethernet multiport, liaisons optiques, etc. », précise Manish Deo, responsable marketing chez Altera. Par rapport à une technologie multipuce classique, on évite ici le recours à une couche d'interposeur et la multiplication des micro-billes de liaison, autant d'éléments qui, selon Altera, compliquent la conception et rendent le boîtier plus onéreux. Et en raccourcissant les liaisons entre puces, on augmente d'autant les débits de données possibles, jusqu'à obtenir des taux de réjection d'alimentation et d'interférences comparables à ceux de puces monolithiques.

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