Couverture ElectroniqueS n°127

La version 6.0 du logiciel de conception Quartus II d'Altera intègre un analyseur de délais statiques qui supporte le format SDC de Synopsys, universellement utilisé dans le développement d'Asic. De plus en plus, la conception de circuits FPGA haut de gamme se rapproche, en termes de méthodologie, des pratiques usitées dans le monde de l'Asic. Avec la version 6.0 de sa suite logicielle Quartus II, Altera va dans le sens de cette évolution en y intégrant un nouvel outil d'analyse statique de délais, qui supporte de manière native le format SDC (Synopsys design constraint) universellement utilisé dans tous les flots de conception d'Asic. Cet outil, baptisé TimeQuest, permet de mieux contrôler les délais dans des cas complexes comme, par exemple, les FPGA dotés de lignes d'horloges multiplexés ou intégrant des interfaces synchrones.Certes, les versions antérieures de Quartus comportaient déjà un analyseur de délais statiques qui continue d'ailleurs à être présent et supporté par Altera dans la nouvelle mouture. Mais, avec TimeQuest, les concepteurs de FPGA bénéficient désormais d'une précision accrue sur le calcul des délais, d'un accès à plus de détails sur les chemins criti-ques, de la capacité à prendre en compte automatiquement les temps de montée et de descente du signal et d'une interface intuitive de présentation des résultats à base de graphiques. Enfin, l'adoption du format SDC autorise la réutilisation des fichiers de contraintes de délais dans un flot classique de vérification d'Asic. Un apport important pour les équipes qui font du prototypage d'Asic sur une plate-forme FPGA ou celles qui utilisent la solution des Asic structurés, notamment la technologie HardCopy II d'Altera.TimeQuest, qui supporte uniquement les architectures de la société (CPLD Max II, FPGA Cyclone et Stratix, Asic structurés HardCopy), ne possède pas, bien entendu, la palette de possibilités de l'analyseur de délais PrimeTime de Synopsys qui fait référence en la matière. Néanmoins, une interface semi-automatisée permet d'utiliser aussi cet outil avec la suite Quartus.Parallèlement, Altera a étendu son concept de compilation incrémentale qui autorise la division du FPGA en partitions logiques et physiques pour la synthèse et le placement-routage. Désormais, cette technologie est pilotable par un responsable de projet qui, à travers une interface dédiée, peut allouer des contraintes de délais aux interfaces et aux entrées/sorties entre les blocs qui ont été distribués à différents concepteurs, limitant ainsi les problèmes de conflits entre blocs lors de la synthèse finale.Enfin, signalons parmi les autres caractéristiques de la version 6.0 de Quartus II : le support du langage SystemVerilog ; de nouveaux modèles HSpice pour les sorties des Stratix II, utiles aux concepteurs de circuits imprimés pour les analyses d'intégrité de signal entre le PCB et les broches du FPGA ; et un outil d'assignation des broches d'E/S du FPGA.Côté simulation, Quartus est fourni avec le logiciel ModelSim de Mentor Graphics dans sa version adaptée aux architectures d'Altera. Mais les utilisateurs peuvent aussi utiliser le simulateur Active-HDL d'Aldec qui bénéficie d'une intégration poussée avec Quartus II. Le prix de licence annuelle de cette suite logicielle est de 2 000 euros pour un poste sur PC.Aller directement du C vers le FPGAAu sein de l'environnement de développement logiciel de la version 6.0 de son c&oelig;ur de processeur Nios II, Altera propose, outre le support des opérations en virgule flottante 32 bits en simple précision, un nouvel outil de compilation original. Il s'agit d'une solution de conversion automatique de portions de programmes écrits en C en accélérateurs matériels, intégrés au sein d'un FPGA en tant que sous-systèmes du contrôleur embarqué Nios. Cet outil, dénommé C2H Compiler (C to hardware acceleration), analyse la performance du code C et détermine les goulots d'étranglement liés aux temps d'accès mémoire.Puis, pour les routines détectées, l'outil crée un accélérateur matériel, codé en VHDL, lié au processeur Nios via le bus d'interconnexion haut débit Avalon (les interfaces maître/esclave au bus sont dans le même temps automatiquement générées par l'outil). Pour toutes portions du code C ainsi accélérées, d'un facteur 10 à 45 selon Altera, les calculs de données et l'accès à la mémoire ne sont plus à la charge du processeur Nios, le libérant pour d'autres tâches.Nios II C2H Compiler est fourni sous la forme d'un « plug in » dans l'environnement de développement de Nios II basé sur la plate-forme Open Source Eclipse. Son prix de licence annuel est de 3 000 $ par poste.

L’analyse de délais sur FPGA comme sur les Asic

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