Couverture ElectroniqueS n°127

Cadence, Mentor Graphics, Invarium, Aprio, Pyxis et d'autres fournisseurs proposent des outils de conception et de vérification capables de répondre aux contraintes de fabrication en technologies 90 nm et moins. Les premières apparitions des concepts de DFM (conception pour la fabrication) et de DFY (conception pour le rendement) remontent déjà à au moins deux ans, tout comme les premiers pas des technologies 90 nm et 65 nm. Ce genre d'approche, qui consiste à prendre en compte, dans le flot de conception d'un circuit, des contraintes de fabrication, n'est toutefois pas une révolution. « Certains concepteurs procèdent depuis longtemps à la manipulation géométrique du dessin “ en aveugle ” après le routage, à partir de connaissances empiriques indépendantes du fonctionnement du circuit et du process de fabrication », rappelle François Thomas, directeur du marketing Europe pour les solutions ICD et DFM de Cadence Design Systems.Valider, au fur et à mesure, la bonne gravure des cellulesCes méthodes, bien rodées jusqu'à la technologie 130 nm, ne sont plus suffisantes pour les conceptions en technologies 90, 65 et 45 nm. Il faut en effet des modèles de lithographie et de fabrication bien plus précis, ainsi que des mécanismes de calcul susceptibles de traiter un volume toujours plus important de données. La plupart des industriels n'ont pas besoin, pour l'instant, de se convertir au DFM ; ils auraient d'ailleurs du mal à trouver un choix d'outils suffisant. Mais cette situation est en train de changer (voir encadré). L'Américain Cadence Design Systems vient, par exemple, d'introduire la suite VirtuosoRET et l'outil Chip Optimizer.La suite VirtuosoRET est destinée aux concepteurs de cellules (analogiques, numériques, mémoires, etc.), qui travaillent au niveau des transistors. Ces derniers et leurs grilles pouvant être plus ou moins sensibles aux variations des paramètres de lithographie (focale, exposition), les techniques de correction optique de proximité (OPC), qui sont réalisées plus tard, doivent se faire dans de bonnes conditions. Pour y parvenir, VirtuosoRET intervient très en amont dans un flot de conception, en cherchant à valider, au fur et à mesure que le projet avance, la bonne gravure des transistors. VirtuosoRET Imager, l'une des quatre composantes de la suite, permet de simuler l'image que donne un layout sur le silicium, à partir de modèles PMF (process model files) calibrés ou de conditions de défauts de process. « Les trois autres fonctionnalités (Verifier, Designer et Analyzer) permettent de déterminer la validité de la simulation obtenue et de proposer certaines suggestions pour améliorer le rendement », précise Marc Miller, vice-président de la prospection commerciale DFM de Cadence Design Systems. La méthodologie mise en &oelig;uvre par VirtuosoRET est impossible à reproduire au niveau de tout un circuit ou de gros blocs d'IP matériels : instancier plusieurs fois des millions de cellules peut prendre trop de temps.Pour prendre en compte les aspects de fabrication et de rendement sur l'ensemble d'une conception numérique ou mixte, routée et placée, l'Américain propose désormais Chip Optimizer. Ce logiciel s'appuie sur des modèles avancés (écartement de fils, voisinage d'un via sur les couches supérieure et inférieure, par exemple, d'où la notion de modélisation « 3D ») et non plus sur une ribambelle de règles et de sous-règles. A partir de ces modèles et de contraintes électriques, Chip Optimizer assure ainsi l'analyse d'un circuit entier et permet de déplacer les fils et les vias selon les résultats obtenus de manière à augmenter le rendement et à préserver, voire à optimiser, les délais et l'intégrité de signal. « Chip Optimizer, qui accepte les fichiers LEF/DEF et GDSII, est un produit autonome compatible avec tous les outils d'implémentation supportant la base de données OpenAccess », précise M. Thomas.D'autres fournisseurs d'outils de CAO sont sur les rangsLe logiciel DimensionPPC (process and proximity compensation) de la jeune pousse américaine Invarium permet de simuler le layout d'un circuit, en prenant en compte les techniques d'amélioration de la résolution (RET), les corrections optiques de proximité (OPC) et les autres corrections liées aux effets de process, d'identifier les lacunes de correction et de générer les fichiers de masque modifiés.OPCverify de l'Américain Mentor Graphics est le premier outil de la société intégrant le moteur de simulation basée sur les pixels. Ce logiciel vérifie l'impact des variations de lithographie sur le rendement pour l'ensemble d'un circuit personnalisable et non plus sur quelques zones définies comme critiques. OPCverifier nécessite toutefois de grandes ressources de traitement et la mise en &oelig;uvre de techniques de calcul distribué sur des centaines de stations de travail.Après Halo-Fix, un logiciel fournissant les fonctionnalités de la technologie Halo (voir EIH n° 604) à des outils d'OPC et de LRC (lithography rules check) de tierces parties, la start-up américaine Aprio Technologies vient de lancer Halo-iOPC. Il s'agit d'un logiciel destiné aussi bien aux ingénieurs de la fabrication, qui peuvent optimiser les performances lithographiques des cellules (pré-OPC), qu'aux concepteurs, qui disposent de données réelles sur les performances via une « vue DFM » issue d'images simulées du silicium.Le premier logiciel de routage orienté DFM de la start-up américaine Pyxis Technology est capable d'utiliser des règles et des modèles de conception prenant en compte les contraintes de fabrication (modèles de rendement et de polissage chimique, variations aléatoires et systématiques de fabrication, rendement paramétrique) et d'exécuter automatiquement des tâches, comme la création des interconnexions et la métallisation, lors du routage et non plus comme une étape de traitement supplémentaire.L'Américain Brion Technologies décline sa technologie FEM (Focus Exposure Modeling) de modélisation et de vérification de la lithographie à l'implémentation des techniques d'OPC dans les conceptions 65 nm. Ce nouvel outil, baptisé Tachyon OPC+, permet de simuler la lithographie pour tout un circuit avec un seul modèle dans le but de réduire les erreurs de corrections optiques – et augmenter la qualité des corrections – dans un temps raisonnable.

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