Couverture ElectroniqueS n°127

Une technologie de soudure chimique à froid par activation de liaisons covalentes, proposée par l'américain Ziptronix, introduit l'ère des substrats compensés pour filtres à ondes de surface. Elle permet également l'empilage économique de puces, ou l'encapsulation hermétique de Mems à l'échelle du wafer. La mise au point de techniques de collage du silicium a été motivée par l'application aux microsystèmes (Mems). En effet, de par leur nature électromécanique, ils présentent des pièces mobiles qui ne peuvent fonctionner correctement que dans un environnement protégé. Certains nécessitent une microcavité scellée sous vide. Le dépôt d'un couvercle en silicium en une seule étape à l'échelle de la tranche est intéressant pour des questions de productivité, donc de coût. La manipulation des puces scellées avant le découpage est ensuite bien moins contraignante. Un boîtier relativement standard peut alors être utilisé. Par ailleurs, la production de substrats exotiques, de type silicium sur isolant, arséniure de gallium (GaAs) ou phosphure d'indium (InP) sur silicium, offre des débouchés a priori prometteurs pour les techniques de collage de tranches. Le coût direct et indirect du procédé de fabrication est cependant décisif. Les conditions de température et de pression mises en jeu, le besoin d'équipements spécifiques et de salles blanches de classe élevée sont souvent très contraignants pour la production de tranches à la pureté cristalline parfaite. Ceci est d'autant plus délicat à obtenir que la tranche est large, et c'est donc le rendement qui ralentit l'essor de toutes ces technologies. L'encapsulation 3D, c'est-à-dire la production de modules dans lesquels les puces sont empilées est également demandeuse de techniques de collage du silicium. Dans ce cas, la robustesse, l'alignement et l'épaisseur de l'ensemble sont des critères déterminants. Un empilage de puces extramince ! Le développement de systèmes sur une puce n'est pas à la portée de tout le monde. De plus, résoudre l'équation liant coût, performance et intégration tourne à la gageure dès que l'on y incorpore le facteur risque. Par exemple, l'utilisation de substrats de type SOI pour l'intégration de fonctions analogiques performantes ne se justifie jamais si seule une infime partie de la puce le nécessite. De même, intégrer de grandes quantités de mémoire sur une puce est délicat, car une puce plus grande implique un rendement en production plus faible. En plus, la flexibilité est pénalisée : diversifier une gamme de composants en fonction des tailles mémoire disponibles implique de développer plusieurs jeux de masques pour un même processeur. Les fabricants s'orientent donc de plus en plus vers l'empilage de puces, comme par exemple Intel avec ses mémoires flash dédiées au marché de la téléphonie mobile (photo page 48). Le procédé Ziroc permet de pratiquer l'empilage de puces à l'échelle du wafer, donc de réduire les coûts en volume. L'absence de résine adhésive autorise un empilage d'autant plus mince que l'épaisseur de substrat excédentaire peut être éliminée. La performance est assurée par la connexion des puces par pistes métalliques plutôt que par fils de bonding. Quelques étapes de lithographie sont effectuées après report des puces, ou bien avant pour redistribuer les contacts dans le cas de composants standard du commerce, approvisionnés sous forme de puces nues. Suivant les cas, les puces sont à même d'être empilées tête-bêche, le circuit pouvant être percé de part en part pour la réalisation de vias d'interconnexion. Tout dépend des tailles respectives et de la configuration des contacts des puces mises en relation, comme le montre la figure, le circuit intégré se développe ainsi en trois dimensions (3DIC). D'après le fabricant, le surplus d'ingénierie imposé est négligeable dans le cas de la conception d'un Asic multipuce, car il se récupère grandement sur l'optimisation des coûts et la simplification des compromis, par rapport à une approche monopuce. Pour la production d'un Sip (System in package) à partir de puces nues standard, le rendement du procédé est mis en avant pour justifier cette approche. Il est cependant préférable que la puce de base puisse être testée sur la tranche. Les circuits des étages supérieurs, garantis par le fournisseur (Known good die), sont alors reportés sur les circuits fonctionnels du wafer testé et traité par le procédé Ziroc. Les appareils de report et de lithographie sont standard. Il est cependant délicat d'empiler plus de trois puces, l'épaisseur de l'ensemble excédant la profondeur de focalisation des équipements de lithographie courants. Naturellement, si la puce inférieure est suffisamment grande, plusieurs circuits de petite dimension peuvent être opposés sur un même niveau. Un tel procédé d'intégration 3D rend quasiment monolithique l'intégration de fonctions analogiques faible bruit performantes au-dessus d'un circuit numérique bruyant. Attention cependant aux conditions de température imposées par un processeur calorifère. De même, l'association de mémoires cache de deuxième niveau très performantes et de grande capacité peut être envisagée. Enfin, des fonctions opto-électroniques ou Mems sont tout à fait envisageables. Les composants qui pourraient se voir fréquemment impliqués dans ce type d'assemblage sont notamment les FPGA. Que ce soit pour l'association de fonctions analogiques ou numériques standard (donc à faible valeur ajoutée), à l'initiative de l'utilisateur. On pense également à de la mémoire additionnelle, et naturellement à la flash de programmation. Rien d'étonnant donc à ce que Xilinx ait mis à chaque fois la main au portefeuille lors des deux tours de table effectués par Ziptronix depuis sa création.

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