Couverture ElectroniqueS n°127

Les concepteurs qui travaillent sur les FPGA de dernière génération ont besoin d'outils de CAO qui comprennent les propriétés physiques de ces circuits. Car l'adaptation des outils dédiés aux Asic est inopérante du fait des différences fondamentales entre les matrices de silicium des deux architectures. De nouvelles technologies, comme la synthèse physique basée sur la topologie de routage, initiée par Synplicity, répondent à ce défi. Les composants programmables de type FPGA sont depuis longtemps disponibles sur le marché. Cependant, jusqu'à ces dernières années, ils n'ont jamais concurrencé directement les Asic en raison de leur nombre de portes réellement inférieur, leurs vitesses d'exécution plus lentes et leurs prix unitaires plus élevés, même pour de grandes quantités. Mais la situation a considérablement évolué avec l'arrivée des procédés de fabrication sub-microniques. En effet, les fonderies de semiconducteurs développant en technologie 130 et 90 nm ont découvert qu'utiliser des matrices FPGA pour tester et qualifier le procédé était préférable à toute autre méthode. La qualification d'un procédé 65 nm suit la même stratégie. Conséquence, les vendeurs de FPGA s'orientent vers des technologies plus récentes et plus rapides avant les vendeurs d'Asic, ce qui leur permet de fournir des composants offrant plus de capacités à des vitesses acceptables et à moindre coût, dans la gamme des volumes moyens. Même si les FPGA consomment typiquement plus de courant et sont un peu plus lents que les mêmes circuits implantés dans des Asic, ces inconvénients sont aujourd'hui de plus en plus compensés par les coûts globaux et les temps de conception et de validation d'un développement Asic. En outre, les FPGA étant de plus en plus sophistiqués, un grand nombre d'entreprises les mettent en &oelig;uvre non seulement pour prototyper leurs conceptions d'Asic, mais aussi pour livrer des systèmes électroniques les utilisant en avance de phase, alors que le circuit spécifique en est encore aux étapes finales de la production. Comme les recherches de la Deutsche Bank l'ont mis en évidence pour environ 29 % de toutes les conceptions, le volume total de production des produits est assez bas, généralement moins de 100 000 unités, pour justifier l'emploi exclusif d'un FPGA au lieu d'un Asic (1). Enfin, il faut souligner que les concepteurs qui développent des Asic dans les géométries de 130 et 90 nm rencontrent des problèmes complexes d'intégrité du signal et de convergence en timing. Ce qui entraîne des reconceptions pour plus d'un tiers de tous les Asic. C'est aussi une des raisons pour laquelle de nombreux concepteurs se tournent vers des solutions autres, comme les FPGA, pour réduire la complexité de la conception et éviter les coûts élevés associés aux Asic (2). Mais, d'un autre côté, la sophistication accrue de ces composants programmables réalisée en technologie nanométrique accroît le niveau de complexité de leur conception et avive le besoin chez les concepteurs d'outils capables de gérer cette complexité. La synthèse prend en compte complètement le routage du FPGA Depuis sa création, Synplicity a bénéficié d'une collaboration rapprochée avec les vendeurs de FPGA et sa focalisation sur la synthèse de ce type de circuits a aidé au développement d'une connaissance impartiale des caractéristiques spécifiques de ces composants. Ainsi, la principale différence entre les outils dédiés à la synthèse physique d'Asic et ceux prévus pour les FPGA est la nature même du silicium cible. En effet, un Asic permet de choisir librement le placement des portes et le routage des fils. En conséquence, bien que les délais de fils prédominent par rapport aux délais de portes dans les conceptions sub-microniques, le placement dans une conception Asic est malgré tout toujours orienté en fonction des portes. Un composant FPGA, quant à lui, est constitué en blocs de logique programmables, chacun d'eux étant connecté aux matrices de connexion programmables qui à leur tour sont connectées aux matrices de commutation programmables. Généralement, il y a plusieurs possibilités pour initier une connexion entre deux cellules de logique programmables, et la distance physique la plus courte entre les cellules de logique ne fournit pas forcément le délai de propagation du signal le plus rapide. Dans une conception Asic, en revanche, la proximité implique des délais plus courts. On le voit, pour un FPGA, ce qui semble être un concept intuitif – à savoir placer deux cellules à côté l'une de l'autre implique que leur connexion aura des délais de propagation les plus rapides – n'est pas vrai. Car pour ce type d'architecture, tout dépend de la grille de connectivité qui est fixe et qui possède ses propres caractéristiques (figure 1). Conséquence, afin d'optimiser les chemins critiques d'un circuit et de converger en timing, un outil de synthèse physique doit utiliser correctement les caractéristiques de la matrice de connectivité du composant. La topologie fixe d'un FPGA fournit une grille de routage que les vendeurs de CAO n'ont jusqu'à présent pas su utiliser au mieux. Avec la synthèse physique basée sur topologie de routage (graph-based physical synthesis), Synplicity propose une solution de synthèse physique qui tient compte de la matrice du composant. Le produit utilise le réseau de routage du FPGA cible et construit un graphique qui représente toutes les connexions possibles au sein du circuit. Dans la pratique, l'outil prend la netlist RTL du circuit et réalise simultanément la synthèse, le placement et le routage local, avec en option la possibilité d'utiliser un floorplanner (figure 2). Il en résulte une netlist entièrement placée et prête pour le routage final. La révolution apportée par la synthèse basée sur la topologie du routage est qu'elle tient compte correctement du postulat, qu'en technologie nanométrique, les délais de routage sont fréquemment plus grands que les délais des portes et donc requièrent une plus haute priorité. A l'inverse des outils classiques de placement-routage qui placent d'abord les portes et ensuite les connectent aux fils, la synthèse physique basée sur la topologie du routage analyse d'abord le routage existant dans le contexte du circuit puis le place en conséquence. Cette approche peut sembler non intuitive, mais elle constitue néanmoins une véritable synthèse conduite par les informations d'interconnexion, et elle devient nécessaire pour fixer les problèmes de convergence des délais en une passe. Comment l'outil procède-t-il ? Concrètement, l'algorithme détecte le fil exigeant le délai de propagation le plus court dans la netlist puis, en utilisant le graphique de connectivité physique du composant cible, le route sur un chemin adapté. Ensuite, il place les cellules logiques qui se connectent au fil, choisit le chemin critique suivant dans la netlist et répète le processus jusqu'à ce que le circuit entier soit implanté sur le composant. L'outil exécute ensuite une analyse de timing statique sur le circuit placé et routé puis effectue l'optimisation locale de la logique, le placement et le routage afin de satisfaire aux contraintes de timing. Cette approche offre aux concepteurs deux bénéfices fondamentaux. D'une part, en choisissant en premier les fils qui forment le chemin critique, la méthode optimise les performances de la conception car elle ne nécessite pas de compromis pour éviter les obstacles physiques créés par le placement et le routage sur le composant dans un flot classique. D'autre part, la convergence des délais est assurée car le meilleur choix possible « connectivité/placement/architecture logique » est utilisé pour chaque chemin, et que ces informations sont ensuite imposées à l'outil de placement-routage, éliminant ainsi toute mauvaise surprise par construction après la phase d'implémentation physique. (1) Fox Tim, Kane Kevin P., « EDA Survey Results », Deutsche Bank, 23 juin 2005. (2) La société d'étude de marché Gartner prévoit qu'en 2005 environ 4 000 Asic seront conçus contre environ 85 000 FPGA.

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