Couverture ElectroniqueS n°127

La pléthore de langages de CAO existants avec les querelles de chapelle qui les accompagnent ne facilite pas la vie des concepteurs. Pourtant il existe un fort besoin pour des langages d'abstraction plus élevée que VHDL ou Verilog. Mais pour l'instant on en est loin ! Au début des années 80, l'augmentation du nombre de portes des circuits numériques a ouvert la voie aux langages de description du matériel de haut niveau (les HDL, Hardware description languages). Deux d'entre eux ont alors émergé et sont aujourd'hui couramment utilisés : VHDL (pour Very high speed integrated circuit HDL) et Verilog. Le premier a été normalisé pour la première fois par l'IEEE en 1987, puis en 1993 dans sa seconde version. Il a subi un léger lifting en 2001 (corrections de bogues), mais c'est dans sa version de 1993 qu'il est utilisé massivement dans le monde entier, et de façon majoritaire en Europe. Verilog, quant à lui, normalisé en 1995 puis en 2001, est très proche de VHDL en termes de possibilités ; mais son emploi est plus répandu aux Etats-Unis que sur le Vieux Continent, et il semble mieux adapté à la conception d'Asic que son rival, mis en &oelig;uvre préférentiellement pour les FPGA. Ces deux langages bénéficient du support de la quasi-totalité des logiciels de CAO du commerce, notamment des deux piliers d'un flot de conception : les simulateurs et les outils de synthèse. Aujourd'hui, face au développement des conceptions de SoC (System-on-Chip), au besoin de codéveloppement logiciel/matériel et à l'explosion des temps de développement consacrés à la vérification d'une conception, la demande en langages d'abstraction plus élevée que VHDL et Verilog se fait sentir. Deux voies principales sont explorées à l'heure actuelle : l'adaptation du C/C++ à la description matérielle et à la vérification ; et l'extension des langages HDL vers la programmation au niveau système. Il existe aussi une troisième solution avec la définition ex nihilo d'un nouveau langage adapté à ces nouvelles exigences ; mais, pour l'instant, les travaux en cours comme le langage Rosetta qui bénéficie du soutien de l'organisme Accelera ou encore le projet européen Odette sont le fait d'universités et de laboratoires de recherche et ne peuvent prétendre entrer dans l'arène des langages du commerce. Un langage universel ou plusieurs langages adaptés ? La situation est donc pour le moins confuse. Certes, Synopsys pèse de tout son poids de numéro un de la CAO pour faire progresser le plus rapidement possible SystemVerilog 3.1, qui, il est vrai, dispose d'un LRM publié alors que Verilog 2005 est encore à l'état de projet. Aart de Geus, le CEO de la société, a même estimé publiquement que SystemVerilog 3.1 annonçait à terme la disparition de VHDL. Des propos qu'il a néanmoins nuancés depuis ( Electronique International Hebdo n°534, p. 5). En effet, ce qui fait la force d'un langage c'est l'existence d'outils de développement, notamment de simulateurs et d'outils de synthèse. Or, même si nombre de sociétés indiquent qu'elles supportent déjà ou vont supporter SystemVerilog (Aldec, @HDL, Axis Systems, Novas…), et si Synopsys va intégrer le support de SystemVerilog dans son outil de simulation VCS (pour les assertions c'est déjà réalisé) et dans son outil de synthèse Design Compiler pour la fin de l'année, il y a parfois loin de la coupe aux lèvres. Pour preuve, selon une étude de la société d'ingénierie américaine Sunburst Design, un grand nombre de logiciels du marché n'ont pas encore intégré l'ensemble des fonctionnalités décrites dans la mouture 2001 de Vérilog. De plus, beaucoup de concepteurs estiment que les travaux de développement au niveau système, la vérification et la description matérielles sont des domaines très différents qui réclament des outils parfaitement adaptés : par exemple C et/ou SystemC pour la description comportementale (y compris en utilisant des outils comme Matlab et Simulink de The Mathworks), VHDL pour la description du matériel et e, C ou VHDL pour la vérification. Alors, avant que SystemVerilog soit utilisé de manière universelle par les développeurs du monde entier, à la fois comme langage de conception au niveau système, de vérification et de description matérielle, il y a un pas à franchir. Que ne franchit d'ailleurs pas Cadence, qui reste beaucoup plus modéré que son grand rival sur ce sujet, en annonçant à la fois le support de SystemVerilog et le soutien actif aux travaux de l'IEEE. De plus, il ne faut pas oublier que les travaux autour de VHDL se poursuivent aussi (adjonction de fonctions pour la conception du testbench et définition d'assertions) et pour les utilisateurs de ce langage, qui sont encore majoritaires dans le monde, changer d'outils représente un investissement financier et humain qu'il faut considérer avec prudence. PSL, premier langage d'assertions normalisé En même temps que la version 3.1 de SystemVerilog était rendue publique, Accelera annonçait aussi la standardisation de PSL 1.0. PSL, pour Property specification language, est un langage d'assertions ou de propriétés, issu du langage Sugar d'IBM, utilisé dans le cadre de la vérification de modèles RTL. La syntaxe de ce type de langage spécifie des propriétés logiques qui sont vérifiables de manière exhaustive d'un point de vue mathématique (c'est ce principe qui est utilisé dans les outils de preuve formelle). A l'origine de cette initiative, on retrouve la plupart des sociétés qui avaient déjà annoncé le support de Sugar dans leurs outils respectifs : Novas avec ses logiciels de débogage Verdi et Debussy, Real Intent et son outil de vérification par preuve formelle Verix, @HDL avec ses environnements de vérification et de débogage @Verifier et @Designer, ou encore TransEda avec sa suite logicielle PA-Studio. La normalisation de ce langage d'assertions ne contribue pas à clarifier la solution vis-à-vis de la vérification. En effet, son concurrent Open Vera, défendu par Synopsys, en tant que langage spécifique d'assertions, est désormais intégré au sein du langage SystemVerilog 3.1. Tant est si bien qu'il existe désormais une incompatibilité entre SystemVerilog et PSL en ce qui concerne la syntaxe des assertions. A terme cependant, selon Accelera, le LRM (Langage reference manual) de SystemVerilog 3.1, pour les assertions, devrait devenir le socle du futur LRM des prochaines versions de PSL. Enfin, peut être… Etat de la normalisation des principaux langages de CAO électronique

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