Couverture ElectroniqueS n°127

Lors de la manifestation DAC qui s'est tenue à Anaheim en juin dernier, Aart de Geus est revenu pour nous sur ses déclarations “ fracassantes ” à propos de la mort du VHDL et de la place de son successeur, le langage de conception SystemVerilog. Vous avez annoncé, lors d'un récent Synopsys Developers Forum, la mort du VHDL. Qu'est-ce qui vous fait dire cela ?Avant tout, je tiens à préciser que le langage de simulation VHDL ne va pas disparaître du jour au lendemain. De nombreux projets ont été écrits en VHDL, d'autres sont encore écrits dans ce langage ou réutilisent des blocs déjà développés en VHDL. Cette mort programmée, comme l'ont trop rapidement annoncé certaines revues américaines, ne se réalisera pas avant une dizaine d'années. Par contre, ce qui est sûr, c'est le nom du langage qui succédera au VHDL : le SystemVerilog. Pourquoi Synopsys appuie-t-il ce langage ? Depuis cinq ans, les langages VHDL et Verilog n'ont pas réellement évolué pour prendre en compte la complexité croissante et la conception des systèmes sur une puce. Ces deux langages ne supportent notamment pas les assertions, les bancs de test et l'analyse de couverture. Il a donc fallu attendre l'apparition du SystemVerilog pour disposer de telles fonctionnalités, tout en restant compatible avec les langages VHDL et Verilog. SystemVerilog permet également d'écrire plus de choses en moins de lignes on estime que la compacité peut atteindre un rapport 5. En réduisant le nombre de lignes de code, on réduit ainsi les risques d'erreurs et donc les temps de vérification. Et en présence de conceptions pouvant atteindre 1 million de lignes, ce n'est plus du tout négligeable…Et qu'en est-il d'une éventuelle incompatibilité entre SystemVerilog 3.1 et la prochaine version 2005 de la norme 1364 qui définit le langage Verilog ?Il est vrai que si l'IEEE, qui a en charge le standard Verilog, et l'organisation Accellera, qui promeut le SystemVerilog, n'y prennent garde, il pourrait y avoir des risques de divergence entre les deux langages à chacune de leur évolution successive. Mais nous ne croyons pas que cela arrivera. Je parlerais plutôt d'une tentative, de la part de sociétés concurrentes, pour sauver à tout prix le Verilog, et le VHDL par la même occasion. Mais on ne pourra pas bénéficier d'une avancée technologique sans l'adoption de SystemVerilog, qui apporte les techniques d'assertions, d'analyse de couverture, de compacité d'écriture, etc. En ce qui concerne une prise en compte du SystemVerilog par l'IEEE le langage deviendrait un véritable standard comme le Verilog, ce qui pourrait éviter toute incompatibilité, Synopsys a depuis toujours supporté cet organisme de standardisation et nous considérons que travailler avec ce dernier est la meilleure façon de procéder. Toutefois, quand on standardise à outrance, on arrive à une contradiction : au lieu de vouloir faire vivre un langage, on le fige. Les seuls véritables standards sont ceux que les concepteurs utilisent, et qui ont, de fait, de la valeur, non ceux qui se prétendent standards.Le SystemVerilog serait donc, pour vous, le prochain grand langage de conception. Mais pourquoi pas le SystemC ?Pour la partie implantation, effectivement, mais pas pour tout le flot de conception. Cette distinction provient en fait des origines mêmes du SystemVerilog et du SystemC. Le SystemC s'appuie sur le langage de programmation C/C++, largement répandu dans le domaine de l'informatique, et prend en compte l'aspect matériel. Il est destiné à la description des spécifications à un niveau système, c'est-à-dire au niveau transactionnel. Il permet, par exemple, de déterminer la qualité d'une communication mobile dans une voiture. Entre le monde système et celui de l'implantation, se trouvent les blocs de propriété intellectuelle, qui vont jouer un rôle de plus en plus important. Le SystemVerilog, quant à lui, tire les spécifications Verilog vers le niveau système. Partant d'une méthodologie déjà bien implantée dans la communauté des concepteurs Verilog, ces derniers n'ont donc pas beaucoup de mal à passer de Verilog à SystemVerilog. Ils n'ont pas besoin de réapprendre un nouveau langage, comme cela serait le cas avec SystemC. Ce qui ouvre de nouvelles perspectives au SystemVerilog. Avec les technologies nanométriques, les concepteurs réutilisent de nombreux blocs. Pour s'assurer de la qualité des puces, il leur faut également s'assurer de la qualité des blocs et donc de la qualité de la vérification de ces blocs. C'est un paramètre essentiel. A l'instar du concept de design for test (DFT) pour le test, on pourra même parler de design for verification (DFV).Le choix d'un langage de conception au niveau système n'est pas le seul challenge que va devoir relever l'industrie de la CAO électronique. Quels sont les principaux autres enjeux ?Je vois en effet deux autres grands challenges. Le premier est la conception pour la fabrication (design for manufacturing, ou DFM). Les outils de CAO s'arrêtent au tapeout, mais des problèmes existent toujours, et même encore plus, avec les technologies nanométriques, au niveau des masques de fabrication. Il faut donc être capable de prendre en compte ces exigences au niveau de la conception. Le second grand domaine est le concept BIST . C'est l'un des domaines d'avenir, et qui affiche une croissance très rapide. En intégrant l'intelligence du test au sein même d'un circuit, il est possible de réduire d'un facteur 100 le nombre de vecteurs à jouer dans les séquences de test et de réduire de facto la durée des tests et leur coût. Ce qui n'a pas de prix…

« Le langage SystemVerilog va devenir le pilier central du concept “ design for verification ”»

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