Les assertions de vérification SystemVerilog sont synthétisables

Le 17/02/2005 à 7:00 par Cédric Lardière

L’éditeur américain Bluespec vient d’étendre les fonctionnalités de son outil de synthèse comportementale Bluespec Compiler en y intégrant la possibilité de synthétiser les assertions de vérification écrites en SystemVerilog en code RTL Verilog 1995. Il s’agit du premier logiciel sur le marché en mesure de coder les assertions de conception et de vérification, affirme la

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