Couverture ElectroniqueS n°127

Les flots de conception fournis par les fournisseurs de FPGA deviennent de plus en plus performants, surtout au niveau du placement-routage. Pour les autres briques logicielles, comme la simulation ou la synthèse, des accords avec les éditeurs traditionnels d'outils de CAO permettent de proposer aux concepteurs des flots complets et sécurisés. Télécharger le tableau récapitulatif Face à l'augmentation de la complexité des FPGA actuels, dotés pour les modèles haut de gamme de plusieurs millions de portes et intégrant un ou plusieurs c&oelig;urs de processeurs, les fabricants comme Altera, Xilinx, Actel ou Lattice ont, petit à petit, investi dans leur propre flot de conception. Au point qu'aujourd'hui, le marché se trouve dans une position paradoxale. En effet, le nombre de projets à base d'Asic est en chute régulière (de 10 500 conceptions en 1996 à moins de 2500 prévues en 2005, selon une étude récente de la société d'analyse de marché American Technology Research) alors que, parallèlement, le nombre de projets à base de FPGA est en forte augmentation : 300 000 projets en 2001, 500 000 en 2004, selon Dataquest. Or, d'un côté, les acteurs traditionnels de la CAO ont bâti toute leur croissance et leur modèle économique sur le marché de l'Asic ; de l'autre, les fabricants de FPGA ont construit leur succès sur la vente de composants, tout en investissant au fur et à mesure de la complexité croissante de leur puce dans des outils de développement performants. Le déséquilibre de la situation réside dans le fait que ces fournisseurs de puces programmables ont toujours pratiqué la fourniture gratuite ou quasi gratuite de leurs outils, alors qu'aujourd'hui ces derniers atteignent des niveaux de sophistication très élevés. Par exemple, chez Altera le prix de licence de l'environnement QuartusII est de 2 000 $, chez Xilinx ISE 6i démarre à 695 $ et chez Actel Libero est proposé à un prix de licence par siège de 995 $, sans compter les versions allégées qui sont téléchargeables gratuitement via Internet. Des lacunes et des outils uniques Au niveau des outils de vérification, un manque important au sein des flots de conception de FPGA concerne la vérification du code RTL. Il est vrai qu'avec un FPGA on peut réaliser des itérations entre son application et le composant lui-même, du fait qu'il est reprogrammable. Mais, pour les projets complexes, il est sans doute préférable d'adopter une méthodologie rigoureuse qui permette de réaliser une application correcte le plus en amont possible, donc d'y introduire par exemple des outils de preuve formelle. L'objectif est de sécuriser son développement. A ce niveau, il faut aller chercher des outils à l'extérieur, aucun fournisseur de FPGA ne fournissant ce type de logiciel. Cependant, si l'on s'intéresse à la vérification de la conception au niveau du circuit lui-même, une fois le placement-routage réalisé, les fabricants de FPGA proposent des technologies spécifiques basées sur l'instrumentation du circuit programmable. Par exemple chez Altera, le procédé Signal Probe permet de diriger vers une des broches du composant non utilisées les signaux logiques de l'application, que l'on peut étudier en connectant directement un analyseur logique. Toujours chez Altera, la technologie Signal Tape II consiste à se servir de la logique du FPGA pour y implanter la fonction analyseur logique, afin d'étudier les interactions entre logiciel et matériel. On retrouve une approche similaire avec l'outil Chip-Scope de Xilinx, ou bien chez des fournisseurs externes, comme le français Temento, ou encore plus récemment chez Altium dans sa récente offre Nexar (Actualité p.14). D'autres outils, sur lesquels les éditeurs de CAO traditionnels ne se sont pas encore penchés, sont proposés par les fabricants de FPGA. On peut citer les outils de gestion des broches, comme le logiciel Pace de Xilinx qui permet d'introduire des informations sur la physique des broches (niveaux de tension de sortie, par exemple) dès l'écriture du code VHDL. Une fonction qui permet de s'interfacer avec les outils de CAO de la carte qui va accueillir le FPGA, sans attendre que la conception complète du circuit soit achevée. Reste un point noir : l'analyse de la consommation. Cet aspect important n'est pour l'instant pris en compte de manière rationnelle ni en amont du flot ni au moment du placement-routage qui optimise avant tout le rapport surface/rapidité. Cependant, chez Xilinx, l'outil Xpower qui utilise les fichiers VCD (Value change dump, fichiers standard issus des logiciels de simulation) analyse la consommation d'un circuit à ±7 %, selon le fabricant. Chez Actel, le logiciel SmartPower calcule la consommation dissipée par le circuit en faisant aussi appel à des données de la simulation. Malgré ces avancées, il manque à ce jour des outils qui prennent en compte la consommation, en tant que véritable contrainte, au niveau du placement-routage de l'application sur un circuit programmable.

Les flots de FPGA complexes se structurent

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure

Les flots de FPGA complexes se structurent

Dans la même rubrique

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure