Couverture ElectroniqueS n°127

Les logiciels de synthèse logique sont aujourd'hui en pleine évolution. Utilisant de nouveaux algorithmes, ils cherchent à générer une estimation des timings plus proches de ceux du circuit final et à fournir aux outils de synthèse physique, devenus incontournables, la meilleure liste d'équipotentielles possible. L'objectif premier d'un outil de synthèse logique, quel que soit l'algorithme utilisé, est d'abord et avant tout de transformer la conception d'un circuit du point de vue des échanges de données au niveau registres, écrite en VHDL ou Verilog, en une représentation de ce circuit au niveau portes logiques, associée à un calcul des délais (le timing) et à une estimation de la surface finale du circuit. Le but étant d'obtenir in fine le plus petit circuit possible tenant les délais imposés par les concepteurs. Les algorithmes classiques de synthèse, utilisés depuis leur apparition commerciale dans les années 80 (*), &oelig;uvrent peu ou prou de la manière suivante : le code RTL est analysé en tant que description d'un flot de données, puis transformé en une netlist à base de portes propriétaires par l'outil de synthèse. Ces portes sont par la suite remplacées par des portes issues des bibliothèques de fondeurs. Une fois cette tâche réalisée, tout le travail du logiciel consiste alors à analyser les caractéristiques temporelles du circuit, à détecter les chemins critiques puis à optimiser de manière incrémentale l'ensemble dudit circuit. Cette dernière opération représente classiquement aujourd'hui plus des deux tiers des temps de calcul d'une synthèse logique. Or, cette approche, qui a très bien fonctionné jusque-là, est moins bien adaptée aux contraintes rencontrées sur les circuits nanométriques. En effet, deux difficultés apparaissent : d'une part, les temps d'itérations deviennent de plus en plus longs, puisque l'algorithme essaie de faire converger le circuit vers des délais corrects à partir d'une masse importante d'informations de bas niveau issues des données des fondeurs. D'autre part, on le sait, avec les technologies nanométriques, dans le calcul des délais, la part prise par les interconnexions devient prépondérante en regard de celle des potes elles-mêmes. Conséquence, les modèles traditionnels utilisés pour estimer les temps de propagation des signaux entre portes – les Wire load models (WLM) issus d'une approche statistique fournis dans les bibliothèques des fondeurs, et qui ne tiennent pas compte des inter-connexions –, ne permettent plus à eux seuls d'obtenir une qualité de résultats suffisante. Face à ces évolutions, bien que le marché de la synthèse logique soit toujours très largement dominé par Synopsys et son outil Design Compiler, le paysage s'est néanmoins profondément modifié, avec une concurrence beaucoup plus marquée que dans les années 90. La synthèse physique : un marché plus flou La définition de la notion de synthèse physique, apparue plus récemment, est plus délicate. On peut dire qu'il s'agit d'une opération d'optimisation du circuit, grâce à un premier placement des cellules associé à un routage global, qui tient compte d'informations physiques issues des bibliothèques des cellules du fondeur. La synthèse physique, qui utilise en entrée les fichiers fournis par les outils de synthèse logique, se positionne donc avant les opérations de placement-routage détaillé. Il y a encore deux ou trois ans, que ce soit dans le domaine de l'Asic ou du FPGA, la netlist issue de la synthèse logique était directement utilisée par les outils de placement-routage des fondeurs dans le cas des FPGA, ou des éditeurs de CAO dans le cas des Asic. Aujourd'hui, pour l'Asic ou le FPGA, on retrouve la même tendance, à savoir la prise en compte de la physique du circuit avant routage afin d'obtenir des valeurs de délais les plus justes possibles, principalement en rapprochant les n&oelig;uds logiques pour diminuer les temps de propagation sur les chemins critiques. Ces outils sont en général très intégrés dans les flots des éditeurs et ne sont pas fournis en tant que tels. A l'exception notable de Sierra Design, nouveau venu dans le domaine, qui propose avec Pinnacle, destiné aux gros circuits Asic, un outil qui s'insère dans les flots existants. Un des avantages de cette solution mis en avant par la société est de pouvoir traiter à plat des circuits de 10 à 20 millions de portes (sur des architectures 64 bits), en gérant ses différents modes en une seule fois, rendant ainsi la notion de partitionnement du circuit beaucoup plus rationnelle. En effet, les équipes de conception doivent souvent partitionner leur circuit en fonction des possibilités offertes par les outils de synthèse physique, et non en fonction d'une réflexion globale sur son architecture. (*) Synopsys a été créé en 1986 et a bâti tout son développement sur la fourniture du premier outil de synthèse logique du marché.

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