Couverture ElectroniqueS n°127

Après plusieurs années d'effervescence, les acteurs encore présents dans le domaine de la conception au niveau système (ESL) proposent aux développeurs logiciels des solutions tendant vers la maturité via la spécification TLM 2.0. Anaheim. L’annonce était attendue avec une telle impatience au sein de la communauté des concepteurs systèmes et des développeurs logiciels que le sujet s’était déjà immiscé dans les conversations avant l’ouverture de l’édition 2008 de la Design Automation Conference (DAC ; voir encadré), qui s’est tenue du 9 au 13 juin à Anaheim en Californie (Etats-Unis), et même dans les discussions durant le vol vers Los Angeles. L’Open SystemC Initiative (OSCI), organisation indépendante à but non lucratif en charge de la promotion du langage au niveau système (ESL) SystemC, a en effet annoncé la complétude du standard d’interopérabilité Transaction-level Modeling (TLM) 2.0 pour les modèles écrits en SystemC. Et plusieurs fournisseurs ont d’ores et déjà annoncé que leurs outils supportent la nouvelle spécification, à l’instar de CoWare. Deux styles de codage dont l’un pour le développement logiciel « Cette spécification constitue le résultat d’un travail intense des membres de l’organisation et de la communauté via de nombreux retours d’expérience. La spécification TLM 2.0 assure l’interopérabilité entre les modèles de bus de mémoire en niveau transactionnel dans le but de répondre aux besoins de développement logiciel et d’analyse des performances logicielles, en sus de l’analyse d’architectures, résume Patrick Sheridan, directeur marketing chez l’américain CoWare et directeur exécutif de l’OSCI. Cela va permettre d’accélérer le déploiement du standard et, au-delà, du concept ESL, en particulier auprès des développeurs logiciels qui disposent ainsi d’une infrastructure ESL ». La spécification 2.0 s’appuie en effet sur deux styles de codage : l’un disposant de juste assez de détails temporels pour lancer un système d’exploitation et exécuter un système multicœur (loosely-timed), le second avec une approximation au cycle près pour l’exploration architecturale (approximately-timed). Au niveau de la couche d’interopérabilité, le mécanisme met en œuvre une charge de données générique et des phases, puis des “ sockets ” d’initiateurs et de cibles, auxquels s’ajoutent des utilitaires (“ sockets ” d’usage courant, files d’attente d’événements de charge…). Entre les “ sockets ” et le SystemC se trouvent les interfaces propres de la TLM 2.0, à savoir les interfaces de transport bloquantes ou non bloquantes, l’interface directe de mémoire (DMI) et l’interface de débogage de transport. « La nouvelle spécification permet ainsi de réduire le recours à des ponts et des adaptateurs pour la connexion des modèles, de supporter des niveaux d’abstraction multiples et une vitesse de simulation plus élevée et de fournir des ports et une interface d’analyse », ajoute Patrick Sheridan. Le travail de l’OSCI n’est toutefois pas fini, l’organisation préparant un manuel de référence pour le TLM 2.0 en vue d’un processus de standardisation via l’IEEE. « Nous travaillons par ailleurs sur d’autres axes autour du SystemC, comme par exemple un document technique, désormais disponible, présentant les extensions de signaux analogiques et mixtes (AMS) pour le langage SystemC. Combinée aux méthodologies ESL orientées numériques, cette approche permettra de modéliser des conceptions analogiques et à signaux mixtes à différents niveaux d’abstraction », indique Martin Barnasconi, responsable produits pour les méthodes de conception de systèmes chez NXP Semiconductors. Des progrès à faire encore en vérification ESL Certains industriels n’ont toutefois pas attendu la complétude de la TLM 2.0 pour se convertir et mettre en place des ESL avec succès, comme l’ont présenté les américains Qualcomm et Rambus, le japonais Starc, le franco-italien STMicroelectronics et le français Thales lors du sixième symposium ESL organisé sous l’égide de l’américain Mentor Graphics. « Les méthodologies ESL apportent une réduction du temps de mise sur le marché via un choix des compromis plus tôt dans le cycle de conception », rappelle Rashinkar Prakash, directeur de l’ingénierie chez Rambus. Les utilisateurs peuvent en retirer d’autres bénéfices, comme la possibilité d’exécuter des logiciels ou d’appréhender des systèmes devenus très complexes avec des centaines de paramètres grâce à la réutilisation et à la synthèse à haut niveau (HLS). Preuve que le concept manque encore de maturité. Même si le marché affiche une belle croissance, la conception au niveau système pêche par manque d’outils dans certains secteurs. « La simulation reste essentielle pour vérifier que le code RTL est bien fonctionnellement correct comparé aux spécifications et au code de plus haut niveau », constate Nitin Chawla, membre senior de l’équipe technique CCDS chez STMicroelectronics. « Hormis pour la simulation de puissance, il n’existe presque pas d’outils – de profiling, par exemple – permettant d’aider les concepteurs à obtenir les meilleurs compromis », ajoute Bernard Candaele, directeur du département SoC, IP et EDA de l’activité Systèmes embarqués numériques de Thales Communications. Il y a donc des progrès à faire en modélisation tout d’abord (l’annonce de la TLM 2.0 s’inscrivant d’ailleurs parfaitement dans cette tendance), en synthèse de haut niveau pour les chemins de contrôle en sus des chemins de données, en vérification ESL… De nouveaux outils de synthèse ESL… On peut toutefois compter sur des jeunes pousses et les grands noms de la CAO électronique pour combler les lacunes des méthodologies ESL actuelles. Prenons, par exemple, la start-up américaine AutoESL Design Technologies et la britannique Axilica. Cette dernière a présenté, pour la première fois aux Etats-Unis et après l’Europe lors de la manifestation DATE en mars dernier, son outil de synthèse comportementale à partir de descriptions écrites en langage UML, baptisé FalconML et destiné aux conceptions FGPA et circuits spécifiques. En sus de la saisie à haut niveau, FalconML assure le partitionnement matériel-logiciel et fournit en sortie un fichier compatible avec tous les flots de conception et disponible en SystemC et en RTL. … et d’analyse de la consommation Quant à AutoESL Design Technologies, la société a industrialisé, sous le nom de AutoPilot, une technologie de synthèse aux niveaux système et comportemental, centrée sur les communications et développée par l’université de Californie de Los Angeles (UCLA). « A partir de descriptions écrites en C/C++ ou SystemC, notre outil est capable de générer, un code RTL de haute qualité pour l’implémentation de circuits spécifiques et FPGA », résume Djavad Amiri, directeur de l’ingénierie applicative et du développement commercial d’AutoESL Design Technologies. Toujours en synthèse ESL, on pourrait également citer parmi les exposants à la DAC Bluespec, CebaTech (voir EI n° 645), Forte Design Systems (dont la version 3.4 de Cynthesizer est désormais dotée, entre autres, d’une gestion automatisée de la consommation via l’intégration de Power Compiler de Synopsys), Mentor Graphics ou encore Synfora (synthèse algorithmique). Bien d’autres éditeurs travaillent dans le domaine des méthodologies et des outils au niveau système. Citons notamment Calypto Design Systems (vérification d’équivalence) ; Carbon Design Systems (modélisation ESL) qui a ajouté à Carbon Model Studio des fonctionnalités assurant un débogage plus rapide et une génération améliorée des composants Model Validation components ; ChipVision Design Systems (analyse de la consommation ESL) qui a présenté PowerOpt et P-SAM, deux outils basés sur la technologie d’analyse de la puissance propriétaire Orinoco et dont le rôle est de permettre d’atteindre les exigences en termes de consommation plus tôt dans le cycle de conception ; CoFluent Design (exploration architecturale ESL) qui a dévoilé la version 3.0 de son environnement de modélisation graphique et de simulation CoFluent Studio, le premier framework ESL entièrement basé sur les technologies Eclipse ; CoWare ; Jeda Technologies (couverture fonctionnelle et de code pour les modèles au niveau transactionnel écrits en C/C++ et SystemC, distribuée en France par Amblot) ; Mirabilis Design (exploration architecturale) ; The MathWorks ; Virtutech… Une DAC sans effervescence Malgré les efforts entrepris par les organisateurs pour attirer exposants, conférenciers et visiteurs en accueillant, notamment, d’autres événements en parallèle (voir EI n° 668), l’impression générale quant à l’affluence dans les allées et la surface occupée par les stands n’est pas des plus encourageantes pour les prochaines années. Les premiers résultats, fournis trois jours après l’ouverture de la manifestation, modèrent toutefois cette première impression : 215 exposants, 8 468 participants dont 2 423 conférenciers, 2 405 visiteurs de l’exposition uniquement. Hormis la conception au niveau système (ESL), les autres grands thèmes de la manifestation ont été l’implémentation pour les technologies de process 45 nm et moins (Zroute de Synopsys, Hydra de Magma Design Automation…), la basse consommation, la conception analogique, les aspects multiprocesseurs, tant du point de vue de la conception des circuits intégrés que des outils de conception proprement dits, etc. Rendez-vous l’année prochaine à San Francisco du 26 au 31 juillet 2009.

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