Couverture ElectroniqueS n°127

Cadence renforce son offre DFM en proposant deux outils : l'un dédié aux cellules standard, l'autre à l'analyse d'un circuit complet. Tous deux prennent en compte les défauts introduits en fabrication par la lithographie. On le sait, le dessin d'un circuit remis par une équipe de conception à une équipe de fabrication subit des distorsions lors des opérations de gravure du layout sur le substrat de silicium. Il faut donc corriger le dessin initial pour tenir compte des déformations introduites par l'outil de lithographie durant la fabrication du jeu de masques. Traditionnellement, on utilise des méthodes d'OPC (Optical proximity correction) ou de PSM (Phase-shift mask), entre autres, qui aident à maintenir la fidélité du tracé du layout. Jusqu'à présent, ce marché très spécifique, qui s'adresse aux sociétés spécialisées dans la fabrication de masques ou bien aux fonderies, est complètement transparent pour les concepteurs. Mais cette approche touche aujourd'hui ses limites. Car pour les technologies en 90 et 65 nm, d'une part, le nombre et la complexité des corrections à apporter au layout deviennent difficiles à gérer ; d'autre part, certains layout sont très, voire trop, sensibles aux réglages de la lithographie. D'où des rendements en fabrication plus faibles que prévu. Pour résoudre le problème, Cadence propose avec son outil Virtuoso RET Suite de prendre en compte les effets de la lithographie en les modélisant au moment de la conception. La solution, destinée aux concepteurs de cellules standard, de mémoires ou de circuits analogiques, intègre quatre fonctions distinctes. RET Imager simule l'impact de la lithographie sur le layout et permet de visualiser exactement à quoi ressemblera le circuit lorsqu'il sera fabriqué. La détection des zones où les distorsions sont inacceptables est alors immédiate. Le modèle de lithographie utilisé se présente sous la forme d'un fichier spécifique (PML, Process model file) qui contient les informations nécessaires concernant le procédé de fabrication, mais sous une forme cryptée qui permet de respecter les « secrets » de fabrication de chaque fondeur. RET Verifier, quant à lui, est un vérificateur de règles et fonctionne comme un outil de DRC (Design rule checker) classique. Enfin, RET Designer permet de tester différentes approches de corrections et RET Analyzer compare différentes images liées à plusieurs stratégies de correction afin d'évaluer la sensibilité d'un process vis-à-vis du circuit. Cet outil, développé suite à un accord de partenariat avec la société ASML, le premier fournisseur au monde de systèmes de lithographie pour l'industrie des semiconducteurs, est étroitement intégré dans l'environnement Virtuoso de Cadence. Mais il peut aussi s'utiliser en tant que tel, acceptant en entrée n'importe quel fichier GDSII. Une optimisation pour l'ensemble d'un circuit Plus ambitieux encore, Cadence propose avec l'outil Chip Optimizer d'analyser un circuit dans sa globalité, en vue d'optimiser le routage selon les contraintes de la fabrication. Chip Optimizer s'utilise après les outils traditionnels de placement-routage et avant les outils classiques de DRC et de validation du circuit. Chip Optimizer, contrairement aux logiciels de placement-routage, qui disposent de modèles simplifiés des interconnexions entre cellules, utilise une représentation en 3D du circuit et analyse la géométrie réelle des espaces entre les couches de métallisation. Cette approche permet de positionner les interconnexions de manière très précise, afin de contrer les effets de distorsion introduits par les procédés de fabrication. Par exemple, l'outil optimise les vias, corrige les effets du CMP (Chemical mechanical polishing), optimise les pistes pour éviter les circuits ouverts et les courts-circuits. Ces corrections géométriques s'accompagnent d'une vérification systématique des délais et de l'intégrité de signal, afin de ne pas annihiler les résultats obtenus au moment de la création du layout. Cette application, développée de manière native pour la base de données Open Access est basée sur une technologie innovante développée dans le cadre du programme d'incubation de Cadence qui permet, au sein de la société, à de petites unités de recherche et développement de déployer leurs idées et de les rendre opérationnelles au niveau industriel. Chip Optimizer a d'ores et déjà été utilisé dans le cadre de la conception de puces graphiques, comme le processeur Radeon X1900 XTX d'ATI. Rectificatif Contrairement à ce qui est écrit dans notre Dossier sur les simulateurs pour circuits numériques, publié dans le numéro de février 2006 d'Electronique, la solution QuestaSim de Mentor Graphics permet de faire tourner de manière native un testbench sur un moteur de simulation unique, qui intègre en outre un simulateur HDL, un solveur de contraintes et un moteur d'assertions.

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