Couverture ElectroniqueS n°127

Au lieu d'avoir à jongler avec deux environnements dissociés, les ingénieurs d'implémentation de circuits numériques peuvent lancer des vérifications physiques d'une manière transparente et bien plus rapide avec le nouvel outil de Synopsys. Les concepteurs, les fabricants de semiconducteurs et les fournisseurs d'outils de conception sont un peu les Sisyphe des temps modernes. Alors qu'une majorité d'entre eux viennent de résoudre les problèmes de conception apparus avec les technologies de process en 90 nm et 65 nm, certains designers se trouvent déjà confrontés à des défis supplémentaires liés au passage vers des process de fabrication en 32 nm et moins. En particulier au niveau de la vérification physique des circuits numériques.« Le nombre de règles de conception à prendre en compte dépasse désormais la barre des 1 200 en technologie 32 nm, ce qui, avec la prise en compte de l'environnement proche autour du critère d'une règle, rend leur définition extrêmement complexe », cite comme exemple Luc Elman, directeur des services applicatifs pour l'Europe du Sud chez l'américain Synopsys. Sans compter la complexité croissante des designs et l'obligation, et non plus une simple recommandation de la part des fabricants de semiconducteurs, d'associer fabrication et conception.Des résultats en moins de 10 heuresL'approche traditionnelle, qui consiste en des itérations successives entre l'outil de placement-routage* IC Compiler et celui de vérification physique Hercules avant l'étape « finale » de vérification de la convergence (sign-off), pose de plus en plus de problèmes de perte de temps, au détriment de l'optimisation des compromis. « Chaque échange d'informations entre IC Compiler et Hercules, et vice-versa, se fait via un fichier GDSII dont la taille devient gigantesque en technologies 32 nm et moins… en particulier s'il ne s'agit que de vérifier une petite partie de la conception », rappelle M. Elman.En introduisant IC Validator, Synopsys propose une nouvelle approche de vérification se déroulant au cours du placement-routage, directement au sein de l'outil d'implémentation, et dont l'objectif est l'amélioration de la productivité des concepteurs back-end. « L'étape de sign-off existe toujours, étant la preuve utilisée historiquement pour l'envoi des fichiers à la fabrication », indique M. Elman. IC Validator ne remplace toutefois pas Hercules. L'ensemble des règles développées pour ce dernier (pour les technologies jusqu'à 45 nm) ne sera pas porté sur IC Validator ; seules les nouvelles règles en 45 nm et celles en 32 nm et moins seront développées pour IC Validator.Bien que pouvant s'utiliser seul, IC Validator a été architecturé et optimisé pour être un outil compagnon d'IC Compiler. Lorsqu'il le juge pertinent, l'ingénieur d'implémentation peut lancer une vérification incrémentale – à savoir par niveau, par fenêtre ou par règle – des règles de conception (Design Rule Check ou DRC) sur une partie de son design et savoir s'il est bon, en restant dans l'environnement de placement-routage. Si c'est le cas, le concepteur poursuit son travail ; sinon il laisse IC Compiler prendre la main et corriger automatiquement les erreurs à partir des résultats obtenus par IC Validator. En sus de la latitude de correction offerte à cette étape, les utilisateurs n'ont plus à générer un fichier GDSII, à configurer la vérification, etc.Au-delà de l'intégration étroite avec IC Compiler, IC Validator se distingue par un langage spécifique permettant d'écrire simplement des règles complexes (avec notamment support hybride, à savoir polygones et arêtes), de les maintenir et de les exécuter, ainsi que par une qualité « sign-off » des résultats. « Le placement-routage est orienté DFM , ce qui évite de longs traitements ultérieurs, et le remplissage de métal géré par le timing se fait avec une densité supérieure et sans perturber les autres paramètres critiques », ajoute M. Elman.Les performances d'exécution sont sans conteste un autre point fort d'IC Validator grâce à des moteurs performants et précis et la possibilité de multiplier les performances d'exécution en ajoutant des c&oelig;urs (scalability). Synopsys a développé un algorithme « intelligent » de distribution des règles et un partitionnement optimisé du circuit numérique sur plusieurs c&oelig;urs. L'assignation des charges des différentes machines de calcul n'est également plus statique, mais en temps réel via un algorithme propriétaire de gestion des charges. Résultat : une vérification physique obtenue en moins de 10 heures, même pour des conceptions de plus de 40 millions d'instances, soit 160 millions de transistors !*Voir lexique page 42L'outil Calibre de Mentor Graphics traque les variabilités 3DLes process de fabrication des semiconducteurs sont par nature variables (aléatoires et systématiques), mais le passage aux technologies de process 32 nm et moins apporte son lot de limites liées aux effets systématiques. « Avec la réduction constante des géométries, non seulement les règles de conception simples ne sont plus adaptées, mais les outils d'analyse basés sur des modèles doivent être améliorés », constate Luc Tissot, responsable européen des solutions de vérification physique et de test chez l'américain Mentor Graphics. La société a, pour cela, ajouté la fonction SmartFill à son outil d'optimisation du layout YieldEnhancer, qui fait partie de la suite de vérification physique Calibre. Cette fonction permet de prendre en compte les variations d'épaisseur des couches de métal (d'où le terme de variabilité 3D) qui sont de plus en plus importantes avec la réduction des géométries, en vue du polissage mécanico-chimique (CMP). SmartFill permet l'ajout automatisé et optimisé de différentes formes de structure, et non plus d'éléments basiques, dans le layout au sein de YielEnhancer. « On obtient une planéité avec une densité constante ou un gradient de densité constant, ainsi qu'un meilleur compromis entre la chute de résistance et les effets capacité de découplage , au profit des performances et du rendement », conclut M. Tissot.

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